JPS621248A - 半導体集積回路の配線方式 - Google Patents
半導体集積回路の配線方式Info
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- JPS621248A JPS621248A JP61057508A JP5750886A JPS621248A JP S621248 A JPS621248 A JP S621248A JP 61057508 A JP61057508 A JP 61057508A JP 5750886 A JP5750886 A JP 5750886A JP S621248 A JPS621248 A JP S621248A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２層金属配線構造を有する半導体集積回路の配
線方式に関する。
線方式に関する。
従来、２層金属配ｍｔ−もつ半導体集積回路において、
機能ブロック間の配線は、水平方向配線トラックおよび
垂直方向配縁トラックを設定し、例えば水平方向には第
１層目、垂直方向には第２層目という様に方向によって
２層の配線層を分けて使っていた。
機能ブロック間の配線は、水平方向配線トラックおよび
垂直方向配縁トラックを設定し、例えば水平方向には第
１層目、垂直方向には第２層目という様に方向によって
２層の配線層を分けて使っていた。
この為、ブロック内で使われている金属配線と同一層の
金属配線で３個以上のブロック間相互配線をする場合、
あるいは間に他のブロックが存在する２個のブロック間
相互配縁をする場合、ブロツク内で使われている配線層
と同一層の金属配線はブロック上を通過できないので、
配線領域をブロック外に設けて順次必要な配線をブロッ
ク内に取シ入れる方式をとらざるを得す、チップ面積が
増大する欠点があった。
金属配線で３個以上のブロック間相互配線をする場合、
あるいは間に他のブロックが存在する２個のブロック間
相互配縁をする場合、ブロツク内で使われている配線層
と同一層の金属配線はブロック上を通過できないので、
配線領域をブロック外に設けて順次必要な配線をブロッ
ク内に取シ入れる方式をとらざるを得す、チップ面積が
増大する欠点があった。
上述した従来の配線方式に対し、本発明は、隣接する２
個のブロック間相互の配線は第１層金属配線のみを使用
し、３個以上のブロック間を結ぶ配線、あるいは配線す
べきブロック間に他のブロックがある場合の配線には水
平、垂直方向にかかわらず第２層目金属配線を使用して
ブロック上を通過させるという独創的内容を有する。
個のブロック間相互の配線は第１層金属配線のみを使用
し、３個以上のブロック間を結ぶ配線、あるいは配線す
べきブロック間に他のブロックがある場合の配線には水
平、垂直方向にかかわらず第２層目金属配線を使用して
ブロック上を通過させるという独創的内容を有する。
本発明の半導体集積回路の配線方式は、半導体基板上に
形成されたそれぞれ複数個のトランジスタから成る複数
個の論理機能ブロックと２層の金属配線を含む半導体集
積回路の配線方式において、前記機能ブロック間相互の
配線を、隣接する２個のブロック間のみ接続する場合は
第１層目金属配線で行ない、３個以上のブロック間を接
続する場合および配線すべき２個のブロック間に他のブ
ロックが存在する場合は第２層目金属配線で行なうこと
を特徴とする。又、第２層目金属配線どうしが交わらな
ければならない個所には論理機能ブロックを設けず、か
つ、この個所では一方の第２層目金属配線を第１一層目
金属配線に変換し、この第１層目金属配線と他の第１層
金属配線とを絶縁膜を介して交差させることができる。
形成されたそれぞれ複数個のトランジスタから成る複数
個の論理機能ブロックと２層の金属配線を含む半導体集
積回路の配線方式において、前記機能ブロック間相互の
配線を、隣接する２個のブロック間のみ接続する場合は
第１層目金属配線で行ない、３個以上のブロック間を接
続する場合および配線すべき２個のブロック間に他のブ
ロックが存在する場合は第２層目金属配線で行なうこと
を特徴とする。又、第２層目金属配線どうしが交わらな
ければならない個所には論理機能ブロックを設けず、か
つ、この個所では一方の第２層目金属配線を第１一層目
金属配線に変換し、この第１層目金属配線と他の第１層
金属配線とを絶縁膜を介して交差させることができる。
以下本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すもので、半導体チップ
内における配線パターンの概念図である。
内における配線パターンの概念図である。
第１図゛において、Ａ、Ｇは内部の金属配線が第１層目
金属配線のみで行なわれる機能ブロックである。そして
１０１はＡブロックとＢブロックを結ぶ配ｌ１１ｉＩ８
１−１１０２はＢブロックとＡブロックを結ぶ配線群、
１０３はＦブロックとＢブロックを結ぶ配線群、１０４
はＤブロックとＣブロックを結ぶ配線群、１０５はＣブ
ロックとＤブロックを結ぶ配線群、１０６はＣブロック
とＥブロックを結ぶ配線群、１０７はＦブロックとＣブ
ロックを結ぶ配線群、２０１はＡブロックとＣブロック
を結ぶ配線群、２０２はＥブロックとＣブロックとＢブ
ロックを結ぶ配線群、２０３はＣブロックふＦブロック
とＣブロックとＥブロックを結ぶ配線群であり、各配線
群の矢印は信号の流れる方向を示す。
金属配線のみで行なわれる機能ブロックである。そして
１０１はＡブロックとＢブロックを結ぶ配ｌ１１ｉＩ８
１−１１０２はＢブロックとＡブロックを結ぶ配線群、
１０３はＦブロックとＢブロックを結ぶ配線群、１０４
はＤブロックとＣブロックを結ぶ配線群、１０５はＣブ
ロックとＤブロックを結ぶ配線群、１０６はＣブロック
とＥブロックを結ぶ配線群、１０７はＦブロックとＣブ
ロックを結ぶ配線群、２０１はＡブロックとＣブロック
を結ぶ配線群、２０２はＥブロックとＣブロックとＢブ
ロックを結ぶ配線群、２０３はＣブロックふＦブロック
とＣブロックとＥブロックを結ぶ配線群であり、各配線
群の矢印は信号の流れる方向を示す。
ここで、隣接ブロック間を結ぶ配線群１０１〜１０７は
第１層目金属配線である。又、Ａ−Ｇは内部が第１層目
の金属配線のみで行なわれている機能ブロックである。
第１層目金属配線である。又、Ａ−Ｇは内部が第１層目
の金属配線のみで行なわれている機能ブロックである。
すなわちＡ−Ｇの機能ブロックは内部配線（１つの機能
ブロック内のみにおいて半導体基板もしくは多結晶シリ
コン電極、配線に接続されるものであり、この機能ブロ
ックの外には延在しない配線）は第１層目金属配線のみ
で行なわれている。上記隣接ブロック間を結ぶ配線は各
機能ブロック内部から延在してもよく、又、各機能ブロ
ックの周辺部間で接続するようにしてもよい。一方、配
線するブロックＡ−Ｇ間にＢブロックとＣブロックがあ
る配線群２０１およびブロックＥ−Ｃ−Ｂの３ブロック
間を結ぶ配線群２０２およびブロックＣ−Ｆ−Ｇ−Ｅの
４ブロック間を結ぶ配置＠群２０３は第２層目金属配線
である。この配線方式によると、水平方向、垂直方向に
よらず第２層目金属配線を用いることができるので、配
線領域を設けることなく配線群２０１の様に遠隔ブロッ
ク間を配線でき、配線群２０２や２０３の様に多ブロツ
ク間を配線する場合もブロック上に配線を通過させてお
いて、必要な配線を直接下の素子領域にとシ込み配線領
域なしで配線できる。また隣接ブロック間の配線の場合
には両ブロックの端子位置をそろえれば配線領域は生じ
ない。以上によル配線領域の生じない配線が可能である
。
ブロック内のみにおいて半導体基板もしくは多結晶シリ
コン電極、配線に接続されるものであり、この機能ブロ
ックの外には延在しない配線）は第１層目金属配線のみ
で行なわれている。上記隣接ブロック間を結ぶ配線は各
機能ブロック内部から延在してもよく、又、各機能ブロ
ックの周辺部間で接続するようにしてもよい。一方、配
線するブロックＡ−Ｇ間にＢブロックとＣブロックがあ
る配線群２０１およびブロックＥ−Ｃ−Ｂの３ブロック
間を結ぶ配線群２０２およびブロックＣ−Ｆ−Ｇ−Ｅの
４ブロック間を結ぶ配置＠群２０３は第２層目金属配線
である。この配線方式によると、水平方向、垂直方向に
よらず第２層目金属配線を用いることができるので、配
線領域を設けることなく配線群２０１の様に遠隔ブロッ
ク間を配線でき、配線群２０２や２０３の様に多ブロツ
ク間を配線する場合もブロック上に配線を通過させてお
いて、必要な配線を直接下の素子領域にとシ込み配線領
域なしで配線できる。また隣接ブロック間の配線の場合
には両ブロックの端子位置をそろえれば配線領域は生じ
ない。以上によル配線領域の生じない配線が可能である
。
第２図は本発明の第１の実施例を具体的に示す半導体チ
ップの一部分の配線パターン図である。
ップの一部分の配線パターン図である。
第２図においてＷはジェネラルレジスタ、Ｘはタイミン
グ発生回路、１、Ｙはタイミング発生回路２、ＺａＡＬ
Ｕの各機能ブロックである。１２１はジェネラルレジス
タ（Ｗ）とＡＬＵ（Ｚ）を結ぶ配線群で、Ｗと２は隣シ
合っているので第１層目金属配線を用いて配線する。こ
の接続部分のマスクパターン図の一部分を第３図に示す
。また第２図において２０８はタイミング発生回路２（
Ｙ）とジェネラルレジスタ（Ｗ）を結ぶ配線群で、Ｙと
Ｗ。
グ発生回路、１、Ｙはタイミング発生回路２、ＺａＡＬ
Ｕの各機能ブロックである。１２１はジェネラルレジス
タ（Ｗ）とＡＬＵ（Ｚ）を結ぶ配線群で、Ｗと２は隣シ
合っているので第１層目金属配線を用いて配線する。こ
の接続部分のマスクパターン図の一部分を第３図に示す
。また第２図において２０８はタイミング発生回路２（
Ｙ）とジェネラルレジスタ（Ｗ）を結ぶ配線群で、Ｙと
Ｗ。
間にはタイミング発生回路１（Ｘ）があるので第２層目
金属配線を用いて配線する。この接続部分のマスクパタ
ーン図の一部分を第４図に示す。また断面図の一例を第
５図に示す。
金属配線を用いて配線する。この接続部分のマスクパタ
ーン図の一部分を第４図に示す。また断面図の一例を第
５図に示す。
第３図で太巌で囲まれた部分はトランジスタのソース、
ドレイン等を形成する拡散層領域３００、ドツトで示し
た部分３０３はポリシリコンによるゲート電極、又は配
線である。左上９の斜線で示したアルミニウムの第１層
金属配線３０１′はＡＬＵ（Ｚ）およびジェネラルレジ
スタ（Ｗ）の内部配線として用い、又、同様に左上シの
斜線のアルミニウムの第１層金属配−３０１はたがいに
隣接するＡＬＵとレジスタとを接続している。これは図
示していないその先の機能ブロックまでには延在してい
ない。一方、右上シの二本斜線で示したアルミニウムの
第２層目属配線ＩＩＭ３０２はＡＬＵ、レジスタの内部
配線とには用いず、これら各機能ブロックの必要個所に
接続し、かつ左右の隣接する機能ブロック（図示してい
ない）を通シこすかあるいは隣接する機能ブーロックの
必要個所に接続してその先の機能ブロックにまで延在し
てここの必要個所に接続する。
ドレイン等を形成する拡散層領域３００、ドツトで示し
た部分３０３はポリシリコンによるゲート電極、又は配
線である。左上９の斜線で示したアルミニウムの第１層
金属配線３０１′はＡＬＵ（Ｚ）およびジェネラルレジ
スタ（Ｗ）の内部配線として用い、又、同様に左上シの
斜線のアルミニウムの第１層金属配−３０１はたがいに
隣接するＡＬＵとレジスタとを接続している。これは図
示していないその先の機能ブロックまでには延在してい
ない。一方、右上シの二本斜線で示したアルミニウムの
第２層目属配線ＩＩＭ３０２はＡＬＵ、レジスタの内部
配線とには用いず、これら各機能ブロックの必要個所に
接続し、かつ左右の隣接する機能ブロック（図示してい
ない）を通シこすかあるいは隣接する機能ブーロックの
必要個所に接続してその先の機能ブロックにまで延在し
てここの必要個所に接続する。
第４図において第３図と同じ機能のところは同一の符号
で示している。第１層目金属配線１７機能ブロック（Ｗ
、Ｘ、Ｙ）の内部配１ｉＪ３０１’および各機能ブロッ
ク間の接続する配線３０１すなわちジェネラルレジスタ
とタイミング発生回路１の接続あるいはタイミング発生
回路２とを接続する配線等を形成している。一方、第２
層目金属配線は、タイミング発生回路１（Ｘ）上を通シ
すぎてジェネラルレジスタ（Ｗ）とタイミング発生回路
２（Ｙ）とを接続している。第４図のＡ−Ｂ部の断面を
示す第５図において、半導体基板１１にフィールド酸化
ｐｆ＆１３が選択的に設けられ、トランジスタのソース
、ドレイン領域１２（第３図、第４図の３００に相当）
が形成されている。内領域間のチャンネル領域上にはゲ
ー）ＤＩ化膜１４を介して多結晶シリコンゲート１５（
第３図、第４図の３０３に相当）が形成され、層間絶縁
膜１７を介して、ソース、ドレイン領域の必要個所に接
続する内部配線もしくは隣接機能ブロック間接続配線と
してアルミニウムの第１層目金属配線１７（第３図、第
４図の３００，３０１’に相当）が設けられ、さらに層
間絶縁膜１８を介してアルミニウムからなる第２層目金
属配線１９（第３図、第４図の３０２に相当）が形成さ
れ、全体にパッシベー７１ン膜２０が形成される。
で示している。第１層目金属配線１７機能ブロック（Ｗ
、Ｘ、Ｙ）の内部配１ｉＪ３０１’および各機能ブロッ
ク間の接続する配線３０１すなわちジェネラルレジスタ
とタイミング発生回路１の接続あるいはタイミング発生
回路２とを接続する配線等を形成している。一方、第２
層目金属配線は、タイミング発生回路１（Ｘ）上を通シ
すぎてジェネラルレジスタ（Ｗ）とタイミング発生回路
２（Ｙ）とを接続している。第４図のＡ−Ｂ部の断面を
示す第５図において、半導体基板１１にフィールド酸化
ｐｆ＆１３が選択的に設けられ、トランジスタのソース
、ドレイン領域１２（第３図、第４図の３００に相当）
が形成されている。内領域間のチャンネル領域上にはゲ
ー）ＤＩ化膜１４を介して多結晶シリコンゲート１５（
第３図、第４図の３０３に相当）が形成され、層間絶縁
膜１７を介して、ソース、ドレイン領域の必要個所に接
続する内部配線もしくは隣接機能ブロック間接続配線と
してアルミニウムの第１層目金属配線１７（第３図、第
４図の３００，３０１’に相当）が設けられ、さらに層
間絶縁膜１８を介してアルミニウムからなる第２層目金
属配線１９（第３図、第４図の３０２に相当）が形成さ
れ、全体にパッシベー７１ン膜２０が形成される。
第６図は本発明の第２の実施例を示す配線パターンの概
念図である。第６図においてＨ，Ｉ、に、Ｌ。
念図である。第６図においてＨ，Ｉ、に、Ｌ。
Ｍは内部の金属配！に第１層目金属配線のみ用いられて
いる機能ブロック、Ｊは内部の金属配線に第１層目金属
配線および第２の金属配線両方が用いられている機能ブ
ロック、１０８はＮブロックとニブロックを結ぶ配線群
、１０９はＮブロックとＮブロックを結ぶ配＃ｉ群、１
１０はＪブロックとニブロックを結ぶ配ｄ＃、 １１１
はニブロックとＮブロックを結ぶ配線群、１１２はＮブ
ロックとＮブロックを結ぶ配ｍＮ、１１３はにブロック
とＪブロックを結ぶ配線群、２０４ａＫブロツクとニブ
ロックとＮブロックを結ぶ配線群であシ、配線群４０８
〜１１３は第１層目金属配線、配線群２０４は第２層目
金属配線である。
いる機能ブロック、Ｊは内部の金属配線に第１層目金属
配線および第２の金属配線両方が用いられている機能ブ
ロック、１０８はＮブロックとニブロックを結ぶ配線群
、１０９はＮブロックとＮブロックを結ぶ配＃ｉ群、１
１０はＪブロックとニブロックを結ぶ配ｄ＃、 １１１
はニブロックとＮブロックを結ぶ配線群、１１２はＮブ
ロックとＮブロックを結ぶ配ｍＮ、１１３はにブロック
とＪブロックを結ぶ配線群、２０４ａＫブロツクとニブ
ロックとＮブロックを結ぶ配線群であシ、配線群４０８
〜１１３は第１層目金属配線、配線群２０４は第２層目
金属配線である。
ここでＪブロックは第１層目金属配線領域Ｊ・があるた
め、この領域を第２層目金属配線は通過できない。この
場合はＪｏの領域を第２層目金属配線通過禁止帝と設定
し、第２層目金属配線を迂回させることで本発明による
配線領域のない配線が可能である。
め、この領域を第２層目金属配線は通過できない。この
場合はＪｏの領域を第２層目金属配線通過禁止帝と設定
し、第２層目金属配線を迂回させることで本発明による
配線領域のない配線が可能である。
第７図は本発明の第３の実凡例を示す配線パターンの概
念図である。 、第７図において、
Ｎ〜■は内部の金属配線に第１層目金属配線のみ用いら
れている機能ブロック、１１４は０ブロツクとＮブロッ
クを結ぶ配線群、１１５はＰブロックとＯブロックを結
ぶ配線群、１１６はＴブロックとＲブロックを結ぶ配線
群、１１７はＲブロックと８ブロツクを結ぶ配線群、１
１８はＴブロックとＵブロックを結ぶ配線群、１１９は
Ｖブロックと８ブロツクを結ぶ配線群、２０５はＮブロ
ックとＱブロックとＳブロックを結ぶ配線群、２０６は
ＵブロックとＲブロックと０ブロツクを結ぶ配線群、２
０７はＴブロックとＶブロックを結ぶ配線群であシ、配
線群１１４〜１１９は第１層目金属配線、配線群２０５
は領域１２０のみ第１層目金属配線で他の領域は第２層
目金属配線、配線群２０６，２０７は第２層目金属配線
である。
念図である。 、第７図において、
Ｎ〜■は内部の金属配線に第１層目金属配線のみ用いら
れている機能ブロック、１１４は０ブロツクとＮブロッ
クを結ぶ配線群、１１５はＰブロックとＯブロックを結
ぶ配線群、１１６はＴブロックとＲブロックを結ぶ配線
群、１１７はＲブロックと８ブロツクを結ぶ配線群、１
１８はＴブロックとＵブロックを結ぶ配線群、１１９は
Ｖブロックと８ブロツクを結ぶ配線群、２０５はＮブロ
ックとＱブロックとＳブロックを結ぶ配線群、２０６は
ＵブロックとＲブロックと０ブロツクを結ぶ配線群、２
０７はＴブロックとＶブロックを結ぶ配線群であシ、配
線群１１４〜１１９は第１層目金属配線、配線群２０５
は領域１２０のみ第１層目金属配線で他の領域は第２層
目金属配線、配線群２０６，２０７は第２層目金属配線
である。
本発明による配線を行なうと、第２層目金属配線による
配線群２０５と２０６が交差する。そζでここには機能
ブロックは設けないで、配線群２０５と配線群２０６が
交差する領域１２０を配線群２０５を第１層目金属配線
に切シ換え、絶縁膜を介して交差させ、必要最小限の配
線領域を設定して配線を行なう。配線領域はできるが最
小限におさえられ、チップ面積極小の配線設計が可能で
ある。
配線群２０５と２０６が交差する。そζでここには機能
ブロックは設けないで、配線群２０５と配線群２０６が
交差する領域１２０を配線群２０５を第１層目金属配線
に切シ換え、絶縁膜を介して交差させ、必要最小限の配
線領域を設定して配線を行なう。配線領域はできるが最
小限におさえられ、チップ面積極小の配線設計が可能で
ある。
以上説明したとお）、従来、隣接する２個のブロック間
相互の配線で第１層目金属配線と第２層目金属配線を混
在して用いていたのを、本発明では第１層目金属配線の
みを用い、３個以上のブロック間相互の配線は従来配線
トラックを設けて第１層目金属配線を用いていた部分も
、本発明では第２層目金属配線を用いてブロック上を通
過させ、また配線すべき２個のブロック間に他のブロッ
クがある場合も第２層目金属配線を用いてブロック上を
通過させる。
相互の配線で第１層目金属配線と第２層目金属配線を混
在して用いていたのを、本発明では第１層目金属配線の
みを用い、３個以上のブロック間相互の配線は従来配線
トラックを設けて第１層目金属配線を用いていた部分も
、本発明では第２層目金属配線を用いてブロック上を通
過させ、また配線すべき２個のブロック間に他のブロッ
クがある場合も第２層目金属配線を用いてブロック上を
通過させる。
従って本発明によれば、大部分の半導体集積回路におい
て、従来必要であった配線領域を設ける必要がなくなシ
、たとえ配線領域が必要な場合でも、これを最小限にお
さえることができ、チップ面積極小の配線設計が可能で
ある。
て、従来必要であった配線領域を設ける必要がなくなシ
、たとえ配線領域が必要な場合でも、これを最小限にお
さえることができ、チップ面積極小の配線設計が可能で
ある。
第１図、第６図および第７図はそれぞれ本発明の第１．
第２および第３の実施例を示す配線パターン図、第２図
は本発明の第１の実施例を具体的機能ブロックに適用し
た配線パターン図、第３図は第２図のＷ−ｚブロック間
の一部分のマスクパターン図、第４図は第２図のＷ−Ｘ
−Ｙブロック間の一部分のマスクパターン図、第５図は
第４図のＡ−Ｂ線における断面図である。 １０１〜１２１・・・・・・第１層目金属配線群、２０
１〜２０８・・・・・・第２層目金属配線群、Ａ−Ｚ・
・・・・・機能ブロック、１１・・・・・・半導体基板
、１２，３００・・・・・・拡散領域、１３・・・・・
・フィールド酸化膜、１４・・・・・・ゲー）［化［，
１５，３０３・・・・・・ゲートポリシリコン、１６・
・・・・・層間絶縁膜、１７，３０１，３０１’−・・
・・・第１層目Ａ１．１８・・・・・・層間絶縁膜、１
９，３０２・・・・・・第１層目ＡＪ、２０・・・・・
−パッジベージ、ン膜。 Ａ〜ｆ：機能ブロック ／／／−／／７ ：第１層目金属配線群Ｖ／〜〃３：第
Ｚ層目金属配線が 躬１図 塔２ 図 Ｈ〜Ｍ：杉更負怪フ゛ロッグ １０Ｅ／〜１１３ ： 躬／層日金眉１浪群Ｊ４：塔Ｚ
眉百金属配祿群 Ｊθ：躬Ｚ層口金属配線通過禁止千 佑 ６図 Ｎ−Ｖ ： 機素し゛ロック 佑 ７図
第２および第３の実施例を示す配線パターン図、第２図
は本発明の第１の実施例を具体的機能ブロックに適用し
た配線パターン図、第３図は第２図のＷ−ｚブロック間
の一部分のマスクパターン図、第４図は第２図のＷ−Ｘ
−Ｙブロック間の一部分のマスクパターン図、第５図は
第４図のＡ−Ｂ線における断面図である。 １０１〜１２１・・・・・・第１層目金属配線群、２０
１〜２０８・・・・・・第２層目金属配線群、Ａ−Ｚ・
・・・・・機能ブロック、１１・・・・・・半導体基板
、１２，３００・・・・・・拡散領域、１３・・・・・
・フィールド酸化膜、１４・・・・・・ゲー）［化［，
１５，３０３・・・・・・ゲートポリシリコン、１６・
・・・・・層間絶縁膜、１７，３０１，３０１’−・・
・・・第１層目Ａ１．１８・・・・・・層間絶縁膜、１
９，３０２・・・・・・第１層目ＡＪ、２０・・・・・
−パッジベージ、ン膜。 Ａ〜ｆ：機能ブロック ／／／−／／７ ：第１層目金属配線群Ｖ／〜〃３：第
Ｚ層目金属配線が 躬１図 塔２ 図 Ｈ〜Ｍ：杉更負怪フ゛ロッグ １０Ｅ／〜１１３ ： 躬／層日金眉１浪群Ｊ４：塔Ｚ
眉百金属配祿群 Ｊθ：躬Ｚ層口金属配線通過禁止千 佑 ６図 Ｎ−Ｖ ： 機素し゛ロック 佑 ７図
Claims (2)
- （１）半導体基板上に形成されたそれぞれ複数個のトラ
ンジスタを含む複数個の論理機能ブロックと２層の金属
配線とを有する半導体集積回路の配線方式において、前
記論理機能ブロック間相互の配線を隣接する２個のブロ
ック間のみ接続する場合は第１層目金属配線で行ない、
３個以上のブロック間を配線する場合および配線すべき
２個のブロック間に他のブロックが存在する場合は第２
層目金属配線で行なうことを特徴とする半導体集積回路
の配線方式。 - （２）前記第２層目配線どうしが交わらなければならな
い個所には論理機能ブロックを設けないで、かつ、該個
所では一方の第２層目配線を第１層目配線に変換し、こ
の第１層目配線と他の第２層目配線とを絶縁膜を介して
交差させることを特徴とする特許請求の範囲第（１）項
記載の半導体集積回路の配線方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5781485 | 1985-03-22 | ||
| JP60-57814 | 1985-03-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621248A true JPS621248A (ja) | 1987-01-07 |
| JPH07120709B2 JPH07120709B2 (ja) | 1995-12-20 |
Family
ID=13066386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61057508A Expired - Lifetime JPH07120709B2 (ja) | 1985-03-22 | 1986-03-14 | 半導体集積回路の配線方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4771329A (ja) |
| JP (1) | JPH07120709B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4947229A (en) * | 1987-01-09 | 1990-08-07 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US5845960A (en) * | 1995-01-30 | 1998-12-08 | Aisin Seiki Kabushiki Kaisha | Rear spoiler |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4939556A (ja) * | 1972-08-23 | 1974-04-13 | ||
| JPS5866343A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5956742A (ja) * | 1983-08-18 | 1984-04-02 | Toshiba Corp | 半導体装置の |
| JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3312871A (en) * | 1964-12-23 | 1967-04-04 | Ibm | Interconnection arrangement for integrated circuits |
| JPS5915183B2 (ja) * | 1976-08-16 | 1984-04-07 | 株式会社日立製作所 | マトリツクス配線基板 |
| JPS6016444A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | ビルデイングブロツク方式大規模集積回路装置の製造方法 |
-
1986
- 1986-03-14 JP JP61057508A patent/JPH07120709B2/ja not_active Expired - Lifetime
- 1986-03-24 US US06/843,351 patent/US4771329A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4939556A (ja) * | 1972-08-23 | 1974-04-13 | ||
| JPS5866343A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
| JPS5956742A (ja) * | 1983-08-18 | 1984-04-02 | Toshiba Corp | 半導体装置の |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4947229A (en) * | 1987-01-09 | 1990-08-07 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US5845960A (en) * | 1995-01-30 | 1998-12-08 | Aisin Seiki Kabushiki Kaisha | Rear spoiler |
Also Published As
| Publication number | Publication date |
|---|---|
| US4771329A (en) | 1988-09-13 |
| JPH07120709B2 (ja) | 1995-12-20 |
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