JPS61292341A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、標準セル方式半導体集積回路に関する。

〔発明の技術的背景とその問題点〕

標準セル方式半導体集積回路は、論理機能の最小単位で
らるＮＡＮＤ６るいはＮＯＲ等からなる複数種類の標準
セルを多数個列状に並べてセル列を形成し、これらセル
列間を結線要求のらる標準セル間の配線のための領域と
して使用する。本方式によれば、配線のための領域でｂ
るチャネルの幅は可変でラシ、必要なだけの幅を取るこ
とができるＯ 標準セル方式による半導体集積回路の一般的な例を第３
図に示す。この様に、一般的な標準セル方式半導体集積
回路では、標準セル３の並びからなるセル列２、配線の
ための領域４及び品種によっては、予め設計されたＲＯ
Ｍ，ＲＡＭ，ＰＬＡ　等の機能ブロック５から構成され
ている。

また、配線は通常２層金属配線で行なわれ、横方向（セ
ル列に並行な方向）と縦方向（セル列に対して垂直な方
向）の配線に各々別の層が割り当てられる。

しかし、この方式では大規模化に伴い、セル列の長さも
長くなシ、それに伴い各標準セル間を結線するための縦
方向及び横方向の配線本数も増大する。また、配線のた
めの領域であるチャネルの幅は横方向の配線本数で決ま
シ、一部でも横方向の配線が多い部分がおると当該チャ
ネルの幅は、その部分の幅だけ必要とする。この様な領
域は一般に各セル列の中央付近に生じやすく、従ってこ
の様なセル列の左端及び右端部分は、配線には有効に使
用されない無効領域として残る問題があった。

また、１つのセル列に含まれる標準セル数と、そのセル
列と対向するセル列間の配線領域とは強い相関がらり一
般に１つのセル列内に含まれる標準セルの増加に伴ない
配線に必要な領域も増加する傾向がらる。従ってセル列
の長さが長くなると配線に必要な領域も増加することに
なシ、上記問題が増長される傾向にろった。

〔発明の目的〕

本発明は、上述した従来方式の欠点を改良したもので、
高集積化を図った標準セル方式半導体集積回路を提供す
ることを目的とする。

〔発明の概要〕

本発明ではセル列の長さを、ブロック内配線に必要とす
るトラック（セル列方向のセル間接続配線の配置部）数
に応じて決定する事により、論理セル列群をブロック化
し、ブロック内を第１層及び第２層金属配線により配−
し、ブロック間を第３層金属配線を用いて配線する事を
特徴とする。

〔発明の効果〕

本発明によれば、ブロック化により配線密度の均一化が
図られ、また、ブロック間配線は、更に上位の層を用い
るため、トラック数の増加を招くことなく高集積化が達
成される。

また、トラックが設けられる配線領域の幅を標準セルの
高さと等しくする如くセル列の長ざを決め、セル列と配
線領域を重ねれば高集積化に更に有効でらる。

〔発明の実施例〕

第１図（ａ）は本発明の実施例を示す図でらる。

チップは４つのブロックに分けられ、内１つはＲＯＭ、
ＲＡＭ、ＰＬＡ　等の機能ブロック５にあてられている
。残る３つのブロックには、論理機能の最小単位でらる
ＮＡＮＤ、ＮＯＲ等からなる複数種の標準セル３を多数
個列状に並べたセル列２で構成されている。セル列の中
心軸はセルの入出力端子が設けられる（×印）。そして
統計的に求めることにより、各ブロック内の標準セル３
間の配線に長さが決定され、上記の如くブロック数３と
されている。

本実施例では、先ず、セル列に沿う方向を第１層Ｍ１こ
れに直角な方向を第２層Ｍによ、ｊ５、ＣＡＤにより各
ブロック内で配置・配線を行なう。０印はスルーホール
を示す。

次に、第３層Ｍ配線により左右方向のブロック間の接続
が決定される。上下方向のブロック間の接続は第２層、
υが用いられる。これは第３層Ｍ配線と接触しない様に
する為でらる。しかもブロック内の配置・配線に於いて
設けられたセル列に直＾な方向の配線はセル列方向の配
線に比較して密度が粗でめるので、障害とはならなり０
従って設計が容易でらる。

第２図は他の実施例を示す。ここでは、各ブロックはセ
ル列２の方向が異なっている。しかしブロック内の配線
に関してセル列２方向は第１層Ｍ１これに垂直な方向は
第２層Ａｌで構成される点は変わらない。そして、ブロ
ック間配線は第３層ＡＪが用いられるが、ブロック境界
でスルーホールヲ介してセル列と垂直な方向については
第２層Ａｌに接続され、層変換が為されている。これは
、ブロック間配線に際し、ｘ、ｙ方向に異なる配線層を
割シ当て、同時にセル列と直角な方向のブロック内配線
は密度が粗である事を用いた結果である。

以上の様に、本発明によればトラック数を前照してブロ
ック化を行ない、ブロック内は第１、第２／ｉ金属配線
、ブロック間は第３層金属配線を用いて配線し、高密度
の配置・配線が実現できる。

尚、上記実施例において、第１層、第２層Ｍの関係を全
て逆にしてもよい。又、上記実施例に限らず、第１図ら
）に示す如くセル列間に配線領域を設けたものにも同様
に適用することが出来る。

【図面の簡単な説明】

第１図及び第２図は本発明の実施例を示す平面図、第３
図は従来列の平面図でろる。 図において、 １・・・半導体基板、　　　２・・・セル列、３・・標
準セル、　　　　４・・・配線領域、５・・・機能ブロ
ック。 代理人　弁理士　則　近　憲　佑　（ほか１名）第　　
２　図

Claims (3)

【特許請求の範囲】
1. （１）半導体基板に論理セル列が複数形成され、セル間
   が配線されて所望の回路動作が実現される半導体集積回
   路において、前記セル列の長さを、ブロック内配線に必
   要とする配線トラック数に応じて決定することにより、
   論理セル列群をブロック化し、ブロック内を第１層及び
   第２層金属配線により配線し、ブロック間を第３層金属
   配線を用いて配線した事を特徴とする半導体集積回路。
2. （２）隣接するブロック間をセル列方向は第３層配線で
   、セル列に対して直角する方向は第２層配線で接続した
   事を特徴とする前記特許請求の範囲第１項記載の半導体
   集積回路。
3. （３）隣接するブロック間でセル列が互いに直角に配列
   され、隣接領域でブロック間配線がスルーホールを介し
   て層変換されてなる事を特徴とする前記特許請求の範囲
   第１項記載の半導体集積回路。