JPS58182194A - ダイナミツクメモリ集積回路 - Google Patents
ダイナミツクメモリ集積回路Info
- Publication number
- JPS58182194A JPS58182194A JP57065667A JP6566782A JPS58182194A JP S58182194 A JPS58182194 A JP S58182194A JP 57065667 A JP57065667 A JP 57065667A JP 6566782 A JP6566782 A JP 6566782A JP S58182194 A JPS58182194 A JP S58182194A
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- JP
- Japan
- Prior art keywords
- level
- memory
- data
- bit line
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ集積回路、特にダイナミックメモリ集積
回路に関する。
回路に関する。
従来より、ダイナミックメモリ集積回路では、ビット線
を２等分しそれぞれを差動型のセンスアンプの正、負２
人力に接続し、メモリセルの徽小信号を高感度で検出す
ることが行なわれている。
を２等分しそれぞれを差動型のセンスアンプの正、負２
人力に接続し、メモリセルの徽小信号を高感度で検出す
ることが行なわれている。
このような構成のダイナミックメモリ集積回路ではチッ
プの入出力端子での読出し、書込みデータの論理レベル
＠ １ ＠ 、 ＠ ０ ＠とメモリセルＯ記憶電位レ
ベルの高、低とは１対１に対応していないＯ例えは、セ
ンスアンプの正入力側、負入力側それぞれのビット線を
Ｂｉ、Ｂｉとし％Ｂｉ＠のセルの記憶電位が低レベルの
ときチップの入出力端子での論理レベルがＩｏｌ、その
セルが高レベルのときその入出力端子での論理レベルが
１１１とすると、Ｂｉ側のセルＬ、記憶電位が高レベル
で入出力端子での論理レベルが１０１、記憶電位が低レ
ベルで入出力端子での論理レベルが１１＠という関係に
なっている。
プの入出力端子での読出し、書込みデータの論理レベル
＠ １ ＠ 、 ＠ ０ ＠とメモリセルＯ記憶電位レ
ベルの高、低とは１対１に対応していないＯ例えは、セ
ンスアンプの正入力側、負入力側それぞれのビット線を
Ｂｉ、Ｂｉとし％Ｂｉ＠のセルの記憶電位が低レベルの
ときチップの入出力端子での論理レベルがＩｏｌ、その
セルが高レベルのときその入出力端子での論理レベルが
１１１とすると、Ｂｉ側のセルＬ、記憶電位が高レベル
で入出力端子での論理レベルが１０１、記憶電位が低レ
ベルで入出力端子での論理レベルが１１＠という関係に
なっている。
一方、ダイナ建ツクメモ―集積回路へ電源投入後におけ
るセルの記憶電位の初期状態は低レベルとなっているか
ら、メそりの読出しデータとして見るとＢｉ側のセルは
論理レベル”０’、Ｂｉ＠のセルＦｉ、ｗｉａ理レベル
“ｌ″として読出される。一般に、システムの立上げ時
にメモリのデータは同一データである必要があう、通常
は全メモリセルを論理レベル１０１に揃える。しかし、
上述のダイナミックメモリ集積回路では電源投入後のメ
そりの初期状懸は上述のように同一データとはなってい
ない。
るセルの記憶電位の初期状態は低レベルとなっているか
ら、メそりの読出しデータとして見るとＢｉ側のセルは
論理レベル”０’、Ｂｉ＠のセルＦｉ、ｗｉａ理レベル
“ｌ″として読出される。一般に、システムの立上げ時
にメモリのデータは同一データである必要があう、通常
は全メモリセルを論理レベル１０１に揃える。しかし、
上述のダイナミックメモリ集積回路では電源投入後のメ
そりの初期状懸は上述のように同一データとはなってい
ない。
従って全番地を順次アクセスして全メモリセルに１０１
を書込むいわゆるメモリクリアの操作が必要であった。
を書込むいわゆるメモリクリアの操作が必要であった。
メモリシステムの容量が大きくなるとクリアに要する時
間も長くなル、システムの性能上無視出来ない時間とな
っていた。
間も長くなル、システムの性能上無視出来ない時間とな
っていた。
本発明の目的は、メモリセルの記憶電位レベルと絖出し
論理レベルの不一致を除去し、電源投入後の初期状態に
おけるメモリクリアの操作を必散としないダイナミック
メモリ集積回路を提供することにある。
論理レベルの不一致を除去し、電源投入後の初期状態に
おけるメモリクリアの操作を必散としないダイナミック
メモリ集積回路を提供することにある。
本発明によるダイナミックメモリ集積回路の構成は、選
択するメモリセルが差動型センスアンプの正側ビット線
に楓するか負側ビット−に楓するかをアドレス信号によ
り指定し、このアドレス信書込みデータの論理レベルを
反転させ、この外部への読出しデータ及び外部からの誓
込みデータの論理レベルと前記選択したメモリセルの記
憶電位レベルとを常に一致させることを特徴とする。
択するメモリセルが差動型センスアンプの正側ビット線
に楓するか負側ビット−に楓するかをアドレス信号によ
り指定し、このアドレス信書込みデータの論理レベルを
反転させ、この外部への読出しデータ及び外部からの誓
込みデータの論理レベルと前記選択したメモリセルの記
憶電位レベルとを常に一致させることを特徴とする。
次に本発明について図面を参照して詳細に説明する０
第１図は本発明の一実施例である１６にビットダイナミ
ックメモリ集積回路のブロック図である。
ックメモリ集積回路のブロック図である。
メモリセルマトリックスＦｉ、１２８箇のセンスアンプ
ＳＡθ、〜ＳＡＩ！７をはさんでＭ、Ｍに２分されてお
シ、Ｍはワード１１４ ｗ□ 〜Ｗｓ ｓとビット？ｆ
Ｍ Ｂ Ｏ〜Ｂ １２７とに接続され、Ｍはワード線Ｗ
ａ ４〜Ｗ ｔ ２７とビット＠ＢＱ〜Ｂ１２７とに接
続され、それぞれ６４Ｘ１２８のメモリセルマドＪツク
スを形成している。ワード＠ＷＱ〜Ｗ １２ ｒは外部
から与えられるアドレス信号ＡＯ〜Ａ６を入力とするデ
コーダＤＥＣ１によって１本が選択される。この例では
、Ｍ４４とＭ側のワードを区別するアドレス信号はＡ６
となっている。
ＳＡθ、〜ＳＡＩ！７をはさんでＭ、Ｍに２分されてお
シ、Ｍはワード１１４ ｗ□ 〜Ｗｓ ｓとビット？ｆ
Ｍ Ｂ Ｏ〜Ｂ １２７とに接続され、Ｍはワード線Ｗ
ａ ４〜Ｗ ｔ ２７とビット＠ＢＱ〜Ｂ１２７とに接
続され、それぞれ６４Ｘ１２８のメモリセルマドＪツク
スを形成している。ワード＠ＷＱ〜Ｗ １２ ｒは外部
から与えられるアドレス信号ＡＯ〜Ａ６を入力とするデ
コーダＤＥＣ１によって１本が選択される。この例では
、Ｍ４４とＭ側のワードを区別するアドレス信号はＡ６
となっている。
センスアンプ８Ａ ｉ （ｉ ＝０〜１２７）は正、負
２人力を備えた差動型のアンプで、それぞれの入力にビ
ット１ｌｆ３１．Ｂｉが接続されている。即ち、Ａ６＝
Ｏのとき選択されるＭ側のビット線がＢｉで、Ａ６＝１
のとき選択されるＭ側のビット線がＢｉであり、Ｂｉ、
Ｂｉは対になってセンスアンプ８Ａｉの正負の入力に接
続されている。ビｙ）森Ｂｉ、Ｂｉはスイッチ回路ｓｗ
、ｓｗを介してデータノくスＤ、Ｄに接続されている（
ビット１１！１２Ｂｉ、Ｂ１１ｊセンスアンプＳＡｉ
に対する入出力共用線でおる）。ＳＷ。
２人力を備えた差動型のアンプで、それぞれの入力にビ
ット１ｌｆ３１．Ｂｉが接続されている。即ち、Ａ６＝
Ｏのとき選択されるＭ側のビット線がＢｉで、Ａ６＝１
のとき選択されるＭ側のビット線がＢｉであり、Ｂｉ、
Ｂｉは対になってセンスアンプ８Ａｉの正負の入力に接
続されている。ビｙ）森Ｂｉ、Ｂｉはスイッチ回路ｓｗ
、ｓｗを介してデータノくスＤ、Ｄに接続されている（
ビット１１！１２Ｂｉ、Ｂ１１ｊセンスアンプＳＡｉ
に対する入出力共用線でおる）。ＳＷ。
ＳＷは外部から与えられるアドレス信号Ａ１〜Ａｓｓを
入力とするデコーダーＤＥＣ２によって制御され、１対
のビット線Ｂｉ、ＢｉｔデータバスＤ、ＤＫ接続する。
入力とするデコーダーＤＥＣ２によって制御され、１対
のビット線Ｂｉ、ＢｉｔデータバスＤ、ＤＫ接続する。
データバスＤ 、 Ｄ線出力バツファ回路ＤＯＢ及び入
カバッ７ア回路ＤＩＢＫ接続される０本発明の特徴であ
る出力データ反転回路ＥＸＯＩ。
カバッ７ア回路ＤＩＢＫ接続される０本発明の特徴であ
る出力データ反転回路ＥＸＯＩ。
入力データ反転回路ＥＸＯ２はイクスクルーシブＯＲ回
路からなシ、それぞれアドレス信号人＠に応動じて読出
しデータ、畳込みデータの論理レベルを反転させる０出
力デ一タ反転回路ＥＸＯ１は出カッ（ソファ回路ＤＯＢ
の出力ａとアドレス信号人６とを入力としＤＯ端子に出
力し、入力反転回路り■２は外部からの書き込みデータ
ＤＩとアドレス信号Ａ６ とを入力とし出力すを入カバ
ツ７ア回路ＤＩＨに入力する。
路からなシ、それぞれアドレス信号人＠に応動じて読出
しデータ、畳込みデータの論理レベルを反転させる０出
力デ一タ反転回路ＥＸＯ１は出カッ（ソファ回路ＤＯＢ
の出力ａとアドレス信号人６とを入力としＤＯ端子に出
力し、入力反転回路り■２は外部からの書き込みデータ
ＤＩとアドレス信号Ａ６ とを入力とし出力すを入カバ
ツ７ア回路ＤＩＨに入力する。
次にこのように構成されたメモリ集積回路の動作につい
て説明する。アドレス信号Ａｏ〜Ａ６ によ５１本のワ
ード線が選択されると、それにつながる１２８のメモリ
セルからセルの記憶電位レベルに応じた微小信号が各ビ
ット線に読出される０この微小信号は、各ビット軸に接
続ちれたセンスアンプによって増幅され、各ビット縁に
は増幅された信号レベルが与えられる。このとき各ビッ
ト線対Ｂｉ、Ｂｉは互いに逆極性のレベルになっている
。
て説明する。アドレス信号Ａｏ〜Ａ６ によ５１本のワ
ード線が選択されると、それにつながる１２８のメモリ
セルからセルの記憶電位レベルに応じた微小信号が各ビ
ット線に読出される０この微小信号は、各ビット軸に接
続ちれたセンスアンプによって増幅され、各ビット縁に
は増幅された信号レベルが与えられる。このとき各ビッ
ト線対Ｂｉ、Ｂｉは互いに逆極性のレベルになっている
。
これらのビット憩対のうちアドレス信号Ａ７〜Ａｌ１１
で選択される１対のビット―がり、ＤＫ接続され、ビッ
ト縁のレベルがり、Ｄに伝えられる０例えば、Ａｓ＝Ｑ
のと１！選択されるＭ側のセルの記憶電位が低レベルの
とき、８４は低レベル、Ｂｉは高レベルとなシ、Ｄは低
レベル、Ｄｉｊ高レベルとなる。このとき出力パラフッ
回路の出力ａの論環レベルを１０１とすると、Ａｓ＝ｏ
であるからＤＯの論理レベルはＩ□ｌとなる。またＡ＠
＝１のとき選択されたセルの記憶電位が低レベルのとき
Ｂｉ Ｆｉ低レベル、Ｂｉが高レベルとなり、従ってＤ
が高レベルＤが低レベル、ａは１１”となるが、ＤＯは
やはり＠０＠である。選択されたセルの記憶電位が高レ
ベルのときも同様にしてＭ、Ｍ側ともにＤＯは１１１と
なる。
で選択される１対のビット―がり、ＤＫ接続され、ビッ
ト縁のレベルがり、Ｄに伝えられる０例えば、Ａｓ＝Ｑ
のと１！選択されるＭ側のセルの記憶電位が低レベルの
とき、８４は低レベル、Ｂｉは高レベルとなシ、Ｄは低
レベル、Ｄｉｊ高レベルとなる。このとき出力パラフッ
回路の出力ａの論環レベルを１０１とすると、Ａｓ＝ｏ
であるからＤＯの論理レベルはＩ□ｌとなる。またＡ＠
＝１のとき選択されたセルの記憶電位が低レベルのとき
Ｂｉ Ｆｉ低レベル、Ｂｉが高レベルとなり、従ってＤ
が高レベルＤが低レベル、ａは１１”となるが、ＤＯは
やはり＠０＠である。選択されたセルの記憶電位が高レ
ベルのときも同様にしてＭ、Ｍ側ともにＤＯは１１１と
なる。
書込み動作においてもＡ６＝０として選択したＭ側セル
にＤｒｗｏを書く場合、ｂ＝ｏとなｐ、このとき人力バ
ッファ回路ＤＩＢにおいてＤｄ低低レベル上高レベルに
変換されるとすれば、Ｂｉは低、Ｂｉが高レベルとな９
Ｍ側のセルにはＢｉの低レベルが書込まれる。Ａ６＝１
のとき選択されるＭ側のセルの場合は、 ＤＩ＝Ｑでは
ｂ＝１となル、Ｄは高レベルＤは低レベルになるので、
Ｂｉは高、Ｂｉが低とな、ｐ、Ｂｉの低レベルがセルに
書込まれることになる。Ｄｌ＝ｌｔｌ−書くときも同様
にＭ、Ｍともにセルには高レベルが書込まれる。
にＤｒｗｏを書く場合、ｂ＝ｏとなｐ、このとき人力バ
ッファ回路ＤＩＢにおいてＤｄ低低レベル上高レベルに
変換されるとすれば、Ｂｉは低、Ｂｉが高レベルとな９
Ｍ側のセルにはＢｉの低レベルが書込まれる。Ａ６＝１
のとき選択されるＭ側のセルの場合は、 ＤＩ＝Ｑでは
ｂ＝１となル、Ｄは高レベルＤは低レベルになるので、
Ｂｉは高、Ｂｉが低とな、ｐ、Ｂｉの低レベルがセルに
書込まれることになる。Ｄｌ＝ｌｔｌ−書くときも同様
にＭ、Ｍともにセルには高レベルが書込まれる。
以上述べた各部の電位レベルと入出力データの論理レベ
ルとの関係を読出し動作、書込動作に分けて整理すると
第２図（１） 、 （２）のようになる。従来のダイナ
ミックメモリ集積回路ではバッファの出力ａ、大入力が
そのままＤＱ、ＤＩに接続されていｆｃために、データ
の論理レベルＩＩｌ、ｍｏｌ トセルノ記憶電位が１対
１に対応していなかったが、本発明によれば入出力デー
タＤＩ、ＤＱの論理レベルとセルの記憶電位レベルが一
致していることがこの図より明らかとなる。ダイナミッ
クメモリ集積回路における電源投入後のセルの初期レベ
ルは低レベルになるから、本発明によるダイナミックメ
モリ集積回路では、電源投入後のセルの論理レベルは全
て０に揃った状態となってお９、全アドレスをアクセス
して０１−書込むメモリクリアの操作が不要となる。
ルとの関係を読出し動作、書込動作に分けて整理すると
第２図（１） 、 （２）のようになる。従来のダイナ
ミックメモリ集積回路ではバッファの出力ａ、大入力が
そのままＤＱ、ＤＩに接続されていｆｃために、データ
の論理レベルＩＩｌ、ｍｏｌ トセルノ記憶電位が１対
１に対応していなかったが、本発明によれば入出力デー
タＤＩ、ＤＱの論理レベルとセルの記憶電位レベルが一
致していることがこの図より明らかとなる。ダイナミッ
クメモリ集積回路における電源投入後のセルの初期レベ
ルは低レベルになるから、本発明によるダイナミックメ
モリ集積回路では、電源投入後のセルの論理レベルは全
て０に揃った状態となってお９、全アドレスをアクセス
して０１−書込むメモリクリアの操作が不要となる。
本発明によるダイナミックメモリ集積回路には、以上Ｉ
ｔ１２明したように、メモリセルの記憶電位レベルと外
部への読出しデータ及び外部からの書込みデータの論理
レベルとを１対１に対応させることによシ、電源投入後
の初期状態におけるメモリクリアの操作を省略出来ると
いう効果がある。
ｔ１２明したように、メモリセルの記憶電位レベルと外
部への読出しデータ及び外部からの書込みデータの論理
レベルとを１対１に対応させることによシ、電源投入後
の初期状態におけるメモリクリアの操作を省略出来ると
いう効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
この実施例における各部分のレベル関係を示す図である
。 Ｍ、Ｍ・・・・・・メモリセルマトリックス、ＤＥＣｌ
。 ＤＥＣ２・・・・・・デコー／、ＳＡＯ〜８Ａ１２７・
・・・・・センスアンプ、ｓｗ、ｓｗ・・・・・・スイ
ッチ回路、Ｄ、Ｄ・・・・・・データバス、ＤＯＢ・・
・・・・出力バラフッ回路、ＤＩＢ・・・・・・入力バ
ッファ回路、ＥＸＯｌ・・・・・・出力データ反転回路
、ＥＸＯ２・・・・・・入力データ反転回路。 第１図
この実施例における各部分のレベル関係を示す図である
。 Ｍ、Ｍ・・・・・・メモリセルマトリックス、ＤＥＣｌ
。 ＤＥＣ２・・・・・・デコー／、ＳＡＯ〜８Ａ１２７・
・・・・・センスアンプ、ｓｗ、ｓｗ・・・・・・スイ
ッチ回路、Ｄ、Ｄ・・・・・・データバス、ＤＯＢ・・
・・・・出力バラフッ回路、ＤＩＢ・・・・・・入力バ
ッファ回路、ＥＸＯｌ・・・・・・出力データ反転回路
、ＥＸＯ２・・・・・・入力データ反転回路。 第１図
Claims (1)
- 選択するメモリセルが差動型センスアンプの正側ビット
線に輌するか負側ビット栂に属するかをアドレス信号に
よシ指定し、このアドレス信号に応じて外部への読出し
データ及び外部からの書込みデータの論理レベルを反転
させ、この外部への絖出しデータ及び外部からの書込み
データの論理レベルと前記選択したメモリセルの記憶電
位レベルとを常に一致させることを特徴とするダイナミ
ックメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065667A JPS58182194A (ja) | 1982-04-20 | 1982-04-20 | ダイナミツクメモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065667A JPS58182194A (ja) | 1982-04-20 | 1982-04-20 | ダイナミツクメモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182194A true JPS58182194A (ja) | 1983-10-25 |
Family
ID=13293569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065667A Pending JPS58182194A (ja) | 1982-04-20 | 1982-04-20 | ダイナミツクメモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182194A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148192A (ja) * | 1984-08-11 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6257196A (ja) * | 1985-09-05 | 1987-03-12 | Toshiba Corp | 半導体メモリ |
| JPS6262499A (ja) * | 1985-09-12 | 1987-03-19 | Toshiba Corp | オンチツプメモリ検査回路 |
-
1982
- 1982-04-20 JP JP57065667A patent/JPS58182194A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148192A (ja) * | 1984-08-11 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6257196A (ja) * | 1985-09-05 | 1987-03-12 | Toshiba Corp | 半導体メモリ |
| JPH0325878B2 (ja) * | 1985-09-05 | 1991-04-09 | Tokyo Shibaura Electric Co | |
| JPS6262499A (ja) * | 1985-09-12 | 1987-03-19 | Toshiba Corp | オンチツプメモリ検査回路 |
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