JPH0325878B2 - - Google Patents
Info
- Publication number
- JPH0325878B2 JPH0325878B2 JP19650785A JP19650785A JPH0325878B2 JP H0325878 B2 JPH0325878 B2 JP H0325878B2 JP 19650785 A JP19650785 A JP 19650785A JP 19650785 A JP19650785 A JP 19650785A JP H0325878 B2 JPH0325878 B2 JP H0325878B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- bit line
- sense amplifier
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 48
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係り、特にメモリセ
ルデータの物理的状態と論理的状態の一致が要求
される半導体メモリのデータ正転・反転回路に関
する。
ルデータの物理的状態と論理的状態の一致が要求
される半導体メモリのデータ正転・反転回路に関
する。
EPROM（紫外線消去・再書き込み可能な読出
し専用メモリ）とかEEPROM（電気的消去・再
書き込み可能な読み出し専用メモリ）などの不揮
発性メモリにおいては、メモリセルデータの物理
的状態と論理的状態の一致が要求され、たとえば
メモリセルトランジスタのフローテイングゲート
内に電荷が蓄積されていない消去状態がデータ
“１”と決められる。このような不揮発性メモリ、
たとえばEPROMにオープンビツトライン方式を
採用した場合、カラムセンスアンプ周辺は第５図
に示すような構成になる。即ち、ラツチ型の差動
センスアンプSAにオープンビツトライン方式で
ビツト線BL，が接続されており、一方のビツ
ト線BLには多数のメモリセルMC…（代表的に
１個のみ図示している）と１個の基準セルRCが
接続されており、同様に他方のビツト線にも
多数のメモリセルMC…と１個の基準セルRCが
接続されており、これらはそれぞれワード線WL
…により選択される。５０はセンスアンプSA出
力データの論理レベルをそのまま又は反転させる
ためのデータ正転・反転回路であり、その出力デ
ータは出力バツフア５１を経てデータ出力端子５
２に読み出される。上記データ正転・反転回路５
０は、入力端と出力端との間にビツト線BL側メ
モリセル選択時に与えられる制御信号A0により
ゲート制御されるトランスフアゲート５３が接続
されており、また上記入出力端間にインバータ回
路５４とビツト線側メモリセル選択時に与え
られる制御信号0によりゲート制御されるトラ
ンスフアゲート５５とが直列に接続されている。
PRはビツト線プリチージ・イコライズ回路であ
り、プリチヤージ用のトランスフアゲートQ1と
Q2とイコライズ用のトランスフアゲートQ3とか
らなり、プリチヤージパルスφPRが印加される。
し専用メモリ）とかEEPROM（電気的消去・再
書き込み可能な読み出し専用メモリ）などの不揮
発性メモリにおいては、メモリセルデータの物理
的状態と論理的状態の一致が要求され、たとえば
メモリセルトランジスタのフローテイングゲート
内に電荷が蓄積されていない消去状態がデータ
“１”と決められる。このような不揮発性メモリ、
たとえばEPROMにオープンビツトライン方式を
採用した場合、カラムセンスアンプ周辺は第５図
に示すような構成になる。即ち、ラツチ型の差動
センスアンプSAにオープンビツトライン方式で
ビツト線BL，が接続されており、一方のビツ
ト線BLには多数のメモリセルMC…（代表的に
１個のみ図示している）と１個の基準セルRCが
接続されており、同様に他方のビツト線にも
多数のメモリセルMC…と１個の基準セルRCが
接続されており、これらはそれぞれワード線WL
…により選択される。５０はセンスアンプSA出
力データの論理レベルをそのまま又は反転させる
ためのデータ正転・反転回路であり、その出力デ
ータは出力バツフア５１を経てデータ出力端子５
２に読み出される。上記データ正転・反転回路５
０は、入力端と出力端との間にビツト線BL側メ
モリセル選択時に与えられる制御信号A0により
ゲート制御されるトランスフアゲート５３が接続
されており、また上記入出力端間にインバータ回
路５４とビツト線側メモリセル選択時に与え
られる制御信号0によりゲート制御されるトラ
ンスフアゲート５５とが直列に接続されている。
PRはビツト線プリチージ・イコライズ回路であ
り、プリチヤージ用のトランスフアゲートQ1と
Q2とイコライズ用のトランスフアゲートQ3とか
らなり、プリチヤージパルスφPRが印加される。
次に、上記構成を有するメモリの動作について
第６図を参照して説明する。先ず、アドレス切り
換わり時の変化に同期してビツト線プリチヤージ
パルスφPRが生成され、ビツト線プリチヤージ・
イコライズ回路PRがビツト線BL，をプリチ
ヤージすると共にイコライズする。同時にセンス
ラツチ信号φLが非アクテイブ状態になり、セン
スアンプSAのラツチは解除される。上記プリチ
ヤージの終了後、ビツト線BL側のメモリセル
MC（またはビツト線側のメモリセルMC）と
ビツト線側の基準セルRC（またはビツト線BL
側の基準セルRC）が選択され、それぞれのコン
ダクタンスにしたがつてビツト線BL，の電位
が降下を始める（フリーランニング状態）。そし
て、ある時間後にセンスラツチ信号φLがアクテ
イブ状態になり、このときまでにビツト線BL，
BL間に生じていた電位差がセンスアンプSAによ
りセンス増幅されてラツチされる。
第６図を参照して説明する。先ず、アドレス切り
換わり時の変化に同期してビツト線プリチヤージ
パルスφPRが生成され、ビツト線プリチヤージ・
イコライズ回路PRがビツト線BL，をプリチ
ヤージすると共にイコライズする。同時にセンス
ラツチ信号φLが非アクテイブ状態になり、セン
スアンプSAのラツチは解除される。上記プリチ
ヤージの終了後、ビツト線BL側のメモリセル
MC（またはビツト線側のメモリセルMC）と
ビツト線側の基準セルRC（またはビツト線BL
側の基準セルRC）が選択され、それぞれのコン
ダクタンスにしたがつてビツト線BL，の電位
が降下を始める（フリーランニング状態）。そし
て、ある時間後にセンスラツチ信号φLがアクテ
イブ状態になり、このときまでにビツト線BL，
BL間に生じていた電位差がセンスアンプSAによ
りセンス増幅されてラツチされる。
なお、基準セルRCのコンダクタンスは、メモ
リセルMC…の“１”状態（消去状態）のコンダ
クタンスよりは大きく、“０”状態（書き込み状
態）のコンダクタンスよりは小さい。
リセルMC…の“１”状態（消去状態）のコンダ
クタンスよりは大きく、“０”状態（書き込み状
態）のコンダクタンスよりは小さい。
ところで、ビツト線BL側のメモリセルMCを
選択したときに“１”状態をセンスした場合とビ
ツト線側のメモリセルMCを選択したときに
“０”状態をセンスした場合とはセンスアンプSA
の出力データが同一になる。したがつて、メモリ
セルデータの物理的状態と論理的状態とを対応さ
せるためには、センスアンプSAの左右のアドレ
ス選択に応じてセンスアンプSAの出力データを
データ正転・反転回路５０によりそのまま通過さ
せ、あるいは反転させる必要がある。
選択したときに“１”状態をセンスした場合とビ
ツト線側のメモリセルMCを選択したときに
“０”状態をセンスした場合とはセンスアンプSA
の出力データが同一になる。したがつて、メモリ
セルデータの物理的状態と論理的状態とを対応さ
せるためには、センスアンプSAの左右のアドレ
ス選択に応じてセンスアンプSAの出力データを
データ正転・反転回路５０によりそのまま通過さ
せ、あるいは反転させる必要がある。
上記のようなオープンビツトライン方式は、ビ
ツトラインの寄生容量がセンスアンプの左右で等
価になるので、比較的小さなビツト線間電位差も
センス可能であり、メモリセルが低コンダクタン
スになる可能性のある大容量高集積メモリには有
利である。
ツトラインの寄生容量がセンスアンプの左右で等
価になるので、比較的小さなビツト線間電位差も
センス可能であり、メモリセルが低コンダクタン
スになる可能性のある大容量高集積メモリには有
利である。
ところで、前述したようなメモリには次に述べ
るような問題がある。アドレスが変化した後、ワ
ード線選択からセンスアンプSAの出力応答まで
のタイミングとデータ正転・反転回路５０にゲー
ト制御入力信号A0または0が与えられるまでの
タイミングとは必らずしも同じではない。したが
つて、ゲート制御入力信号A0または0の方がセ
ンスアンプSAの出力応答より早いタイミングt1
で変化すると、データ正転・反転回路５０のデー
タ出力が一度反転し、こののちセンスアンプSA
の出力変化のタイミングt2で正規の出力データレ
ベルになる。逆に、ゲート制御入力信号A0また
は0の方がセンスアンプSAの出力応答より遅い
タイミングt3で変化すると、データ正転・反転回
路５０の出力がセンスアンプSAの出力変化のタ
イミングt2で一度変化し、さらに前記タイミング
t3で正規の出力データレベルになる。このように
データ正転・反転回路５０の出力に生じるパルス
状の変化波形は出力バツフア５１を経てデータ出
力端子５２に現われる。このデータ出力端子５２
は、通常はバスラインなどのように容量の大きな
負荷を駆動することが多く、前記のようなパルス
状の変化波形により大電流が発生し、この大電流
のピークがメモリの電源線に雑音成分を誘導して
メモリの誤動作の誘因となるおそれがある。
るような問題がある。アドレスが変化した後、ワ
ード線選択からセンスアンプSAの出力応答まで
のタイミングとデータ正転・反転回路５０にゲー
ト制御入力信号A0または0が与えられるまでの
タイミングとは必らずしも同じではない。したが
つて、ゲート制御入力信号A0または0の方がセ
ンスアンプSAの出力応答より早いタイミングt1
で変化すると、データ正転・反転回路５０のデー
タ出力が一度反転し、こののちセンスアンプSA
の出力変化のタイミングt2で正規の出力データレ
ベルになる。逆に、ゲート制御入力信号A0また
は0の方がセンスアンプSAの出力応答より遅い
タイミングt3で変化すると、データ正転・反転回
路５０の出力がセンスアンプSAの出力変化のタ
イミングt2で一度変化し、さらに前記タイミング
t3で正規の出力データレベルになる。このように
データ正転・反転回路５０の出力に生じるパルス
状の変化波形は出力バツフア５１を経てデータ出
力端子５２に現われる。このデータ出力端子５２
は、通常はバスラインなどのように容量の大きな
負荷を駆動することが多く、前記のようなパルス
状の変化波形により大電流が発生し、この大電流
のピークがメモリの電源線に雑音成分を誘導して
メモリの誤動作の誘因となるおそれがある。
また、特にオープンビツトライン方式のメモリ
においてはメモリセル選択前にプリチヤージパル
スφPRによりビツト線BL，の充電とイコライ
ズ（等電位化）を行なうことが必要であり、この
プリチヤージ期間にセンスアンプSAの出力は必
らず一定の論理レベルになる。したがつて、プリ
チヤージ期間からセンス増幅期間にかけてデータ
出力端子５２に得られる出力データは最悪の場合
に振幅変化回数の多い複雑な波形になり、電源線
に雑音パルスを誘導し、これによつてプリチヤー
ジパルスの誤発生をきたすという帰還が生じてメ
モリの誤動作をきたすおそれがある。
においてはメモリセル選択前にプリチヤージパル
スφPRによりビツト線BL，の充電とイコライ
ズ（等電位化）を行なうことが必要であり、この
プリチヤージ期間にセンスアンプSAの出力は必
らず一定の論理レベルになる。したがつて、プリ
チヤージ期間からセンス増幅期間にかけてデータ
出力端子５２に得られる出力データは最悪の場合
に振幅変化回数の多い複雑な波形になり、電源線
に雑音パルスを誘導し、これによつてプリチヤー
ジパルスの誤発生をきたすという帰還が生じてメ
モリの誤動作をきたすおそれがある。
本発明は上記の事情に鑑みてなされたもので、
データ出力に不要な振幅変化が生じないようにセ
ンスアンプ出力を正転・反転処理可能であり、メ
モリ動作の信頼性を向上し得る半導体メモリを提
供するものである。
データ出力に不要な振幅変化が生じないようにセ
ンスアンプ出力を正転・反転処理可能であり、メ
モリ動作の信頼性を向上し得る半導体メモリを提
供するものである。
即ち、本発明はオープンピツトライン方式ある
いはフオールデツトビツトライン方式を有し、メ
モリセルデータの物理的状態と論理的状態とを一
致させるためにセンスアンプ出力データを正転・
反転させるデータ正転・反転回路を有する半導体
メモリにおいて、上記データ正転・反転回路は、
ビツト線対のうちどちらのビツト線に接続された
メモリセルを選択するかを表す第１の制御信号が
入力される遅延回路と、第２の制御信号によつて
前記メモリセル選択時におけるセンスアンプ出力
データの不安定期間が過ぎるまで非アクテイブ状
態にされると共にこの非アクテイブ状態の期間内
に前記遅延回路によつて前記第１の制御信号が入
力され、前記メモリセル選択時におけるセンスア
ンプ出力データの不安定期間が過ぎた後前記第２
の制御信号によりアクテイブ状態となるデータ正
転・反転動作を制御する論理回路と、前記論理回
路の出力をラツチし、前記論理回路の非アクテイ
ブ状態の期間には前の論理回路の出力データを出
力するフリツプフロツプ回路とを具備しており、
上記論理回路はメモリセル選択時におけるセンス
アンプ出力データの不安定期間をデイスエーブル
（Disable）状態（非出力状態）に制御されること
を特徴とするものである。
いはフオールデツトビツトライン方式を有し、メ
モリセルデータの物理的状態と論理的状態とを一
致させるためにセンスアンプ出力データを正転・
反転させるデータ正転・反転回路を有する半導体
メモリにおいて、上記データ正転・反転回路は、
ビツト線対のうちどちらのビツト線に接続された
メモリセルを選択するかを表す第１の制御信号が
入力される遅延回路と、第２の制御信号によつて
前記メモリセル選択時におけるセンスアンプ出力
データの不安定期間が過ぎるまで非アクテイブ状
態にされると共にこの非アクテイブ状態の期間内
に前記遅延回路によつて前記第１の制御信号が入
力され、前記メモリセル選択時におけるセンスア
ンプ出力データの不安定期間が過ぎた後前記第２
の制御信号によりアクテイブ状態となるデータ正
転・反転動作を制御する論理回路と、前記論理回
路の出力をラツチし、前記論理回路の非アクテイ
ブ状態の期間には前の論理回路の出力データを出
力するフリツプフロツプ回路とを具備しており、
上記論理回路はメモリセル選択時におけるセンス
アンプ出力データの不安定期間をデイスエーブル
（Disable）状態（非出力状態）に制御されること
を特徴とするものである。
これによつて、メモリ選択時におけるセンスア
ンプ出力データの不安定期間は、それ以前の出力
データをラツチしているフリツプフロツプ回路の
出力データがそのままの状態であるので、データ
出力に不要な振幅変化が生じなくなり、雑音の発
生による誤動作のおそれがなくなり、メモリ動作
の信頼性が向上する。
ンプ出力データの不安定期間は、それ以前の出力
データをラツチしているフリツプフロツプ回路の
出力データがそのままの状態であるので、データ
出力に不要な振幅変化が生じなくなり、雑音の発
生による誤動作のおそれがなくなり、メモリ動作
の信頼性が向上する。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図はオープンビツトライン方式を採用した
EPROMの一部を示しており、第５図を参照して
前述した構成に比べてデータ正転・反転回路１０
が異なり、その他は同じであるので第５図中と同
一符号を付してその説明を省略する。上記データ
正転・反転回路１０は、センスアンプSAの左
（又は右）側のアドレス選択を表わす制御信号A0
入力を所定量遅延させる遅延回路１１と、センス
アンプSAの出力データと上記遅延回路１１の出
力とが入力し、制御信号φL′がアクテイブ状態に
なると排他的論理和処理を行なつて出力し、上記
制御信号φL′が非アクテイブ状態のときにはデイ
スエーブル状態になる排他的論和回路１２と、こ
の排他的論和回路１２の出力をラツチするフリツ
プフロツプ回路１３とからなる。
EPROMの一部を示しており、第５図を参照して
前述した構成に比べてデータ正転・反転回路１０
が異なり、その他は同じであるので第５図中と同
一符号を付してその説明を省略する。上記データ
正転・反転回路１０は、センスアンプSAの左
（又は右）側のアドレス選択を表わす制御信号A0
入力を所定量遅延させる遅延回路１１と、センス
アンプSAの出力データと上記遅延回路１１の出
力とが入力し、制御信号φL′がアクテイブ状態に
なると排他的論理和処理を行なつて出力し、上記
制御信号φL′が非アクテイブ状態のときにはデイ
スエーブル状態になる排他的論和回路１２と、こ
の排他的論和回路１２の出力をラツチするフリツ
プフロツプ回路１３とからなる。
次に、上記構成における動作については第２図
を参照して説明する。アドレス変化からセンスア
ンプSAのラツチ動作まで第６図に示した従来例
の動作と同じである。このとき、データ正転・反
転回路１０においては、制御信号φL′がセンスラ
ツチ信号φLと同相で同時に非アクテイブ状態
（本例ではロウレベル）になつてビツト線のプリ
チヤージ期間、フリーランニング期間に排他的論
理和回路１２をデイスエーブル状態にするので、
フリツプフロツプ回路１３は変化せず、回路出力
端１４はアドレス変化前の状態のままである。そ
して、ラツチセンス信号φLがアクテイブ状態に
なつてセンスアンプSAのラツチ動作が行なわれ、
その出力データＳが安定になつて排他的論和回路
１２に入力する頃に前記制御信号φL′がアクテイ
ブ状態になる。即ち、制御信号φL′はラツチセン
ス信号φLに比べてある時間Δtだけ遅れてアクテ
イブ状態になるように設定されている。また、ア
ドレス変化に伴つて制御信号A0が遅延回路１１
に入力すると、ここである時間tdの遅延を受け、
前記ラツチセンス信号φLがアクテイブ状態にな
る前に遅延制御信号A0′が発生して排他的論理和
回路１２に入力する。したがつて、制御信号
φL′がアクテイブ状態になつたとき、排他的論和
処理が行なわれ、その出力がフリツプフロツプ回
路１３によりラツチそれるので、前記遅延制御信
号A0′が存在する場合にはセンスアンプSAの出力
データＳの“１”、“０”が各対応して“０”の各
対応して“０”、“１”に反転されて出力し、遅延
制御信号A0′が存在しない場合にはセンスアンプ
SAの出力データＳの“０”、“１”がその論理レ
ベルのまま（非反転状態、正転状態）で出力する
ようになる。即ち、センスアンプSAの左右のア
ドレス選択に応じてデータ正転・反転回路１０の
正転・反転動作が切り換えられ、メモリセルデー
タの物理的状態と論理的状態とが対応するように
なる。
を参照して説明する。アドレス変化からセンスア
ンプSAのラツチ動作まで第６図に示した従来例
の動作と同じである。このとき、データ正転・反
転回路１０においては、制御信号φL′がセンスラ
ツチ信号φLと同相で同時に非アクテイブ状態
（本例ではロウレベル）になつてビツト線のプリ
チヤージ期間、フリーランニング期間に排他的論
理和回路１２をデイスエーブル状態にするので、
フリツプフロツプ回路１３は変化せず、回路出力
端１４はアドレス変化前の状態のままである。そ
して、ラツチセンス信号φLがアクテイブ状態に
なつてセンスアンプSAのラツチ動作が行なわれ、
その出力データＳが安定になつて排他的論和回路
１２に入力する頃に前記制御信号φL′がアクテイ
ブ状態になる。即ち、制御信号φL′はラツチセン
ス信号φLに比べてある時間Δtだけ遅れてアクテ
イブ状態になるように設定されている。また、ア
ドレス変化に伴つて制御信号A0が遅延回路１１
に入力すると、ここである時間tdの遅延を受け、
前記ラツチセンス信号φLがアクテイブ状態にな
る前に遅延制御信号A0′が発生して排他的論理和
回路１２に入力する。したがつて、制御信号
φL′がアクテイブ状態になつたとき、排他的論和
処理が行なわれ、その出力がフリツプフロツプ回
路１３によりラツチそれるので、前記遅延制御信
号A0′が存在する場合にはセンスアンプSAの出力
データＳの“１”、“０”が各対応して“０”の各
対応して“０”、“１”に反転されて出力し、遅延
制御信号A0′が存在しない場合にはセンスアンプ
SAの出力データＳの“０”、“１”がその論理レ
ベルのまま（非反転状態、正転状態）で出力する
ようになる。即ち、センスアンプSAの左右のア
ドレス選択に応じてデータ正転・反転回路１０の
正転・反転動作が切り換えられ、メモリセルデー
タの物理的状態と論理的状態とが対応するように
なる。
上述したようなデータ正転・反転回路１０の動
作によれば、制御信号φL′がアクテイブ状態にな
るまではデータ出力が不変であり、上記信号
φL′がアクテイブ状態になつたときデータ出力が
更新（論理レベルが同じままの場合とがある）す
るものであり、データ出力のレベル遷移は最悪の
場合でも一度（つまり、上記データ出力更新によ
り論理レベルが反転する場合）だけであり、デー
タ出力に不要な振幅変化が含まれることはなくな
るので、この不要な振幅変化に起因するメモリの
誤動作は生じなくなり、メモリ動作の信頼性が向
上する。
作によれば、制御信号φL′がアクテイブ状態にな
るまではデータ出力が不変であり、上記信号
φL′がアクテイブ状態になつたときデータ出力が
更新（論理レベルが同じままの場合とがある）す
るものであり、データ出力のレベル遷移は最悪の
場合でも一度（つまり、上記データ出力更新によ
り論理レベルが反転する場合）だけであり、デー
タ出力に不要な振幅変化が含まれることはなくな
るので、この不要な振幅変化に起因するメモリの
誤動作は生じなくなり、メモリ動作の信頼性が向
上する。
なお、上記データ正転・反転回路１０を
CMOS（相補正絶縁デート型）回路により構成す
る場合の一例を第３図に示している。即ち、遅延
回路１１はCMOSインバータ３１，３２を直列
接続し、この接続点とVss電位（接地電位）との
間に容量３３を接続してなる。二入力の排他的論
理和回路１２は、CMOSインバータ３４，３５
とＮチヤネルエンハンスメント型MOSトランジ
スタN1〜N7とＰチヤネルエンハンスメント型
MOSトランジスタP1〜P5とが図示の如く接続さ
れてなる。また、フリツプフロツプ回路１３は、
CMOSインバータ３６，３７が逆並列接続され
てなる。
CMOS（相補正絶縁デート型）回路により構成す
る場合の一例を第３図に示している。即ち、遅延
回路１１はCMOSインバータ３１，３２を直列
接続し、この接続点とVss電位（接地電位）との
間に容量３３を接続してなる。二入力の排他的論
理和回路１２は、CMOSインバータ３４，３５
とＮチヤネルエンハンスメント型MOSトランジ
スタN1〜N7とＰチヤネルエンハンスメント型
MOSトランジスタP1〜P5とが図示の如く接続さ
れてなる。また、フリツプフロツプ回路１３は、
CMOSインバータ３６，３７が逆並列接続され
てなる。
上記CMOS回路によれば、制御信号φL′が非ア
クテイブ状態のとき、Ｎチヤネルトランジスタ
N1，N7がオフになり、インバータ回路３５の出
力“１”によりＰチヤネルトランジスタP2，P5
もオフになる。したがつて、プリチヤージ期間に
センスアンプSAの出力データＳがビツト線電位
変化に伴つて論理レベル“１”、“０”の中間電位
になつたとしても上記CMOS回路に貫通電流が
流れることはなく、低消費電力化が可能になる。
クテイブ状態のとき、Ｎチヤネルトランジスタ
N1，N7がオフになり、インバータ回路３５の出
力“１”によりＰチヤネルトランジスタP2，P5
もオフになる。したがつて、プリチヤージ期間に
センスアンプSAの出力データＳがビツト線電位
変化に伴つて論理レベル“１”、“０”の中間電位
になつたとしても上記CMOS回路に貫通電流が
流れることはなく、低消費電力化が可能になる。
なお、本発明は上記実施例のようなオープンビ
ツトライン方式に限らずフオールデツドビツトラ
イン方式を採用した半導体メモリにも適用可能で
あり、その一例を第４図に示している。即ち、セ
ンスアンプSAに対して折り返し状に接続された
互いに隣接するビツト線BL，には、それぞれ
対応して複数のメモリセルMC…と１個の基準セ
ルRCが接続されており、これらはそれぞれワー
ド線WL…により選択される。この場合、ビツト
線BL側のメモリセルMC…が選択されるときに
はビツト線側の基準セルRCが選択され、逆に
ビツト線側のメモリセルMC…が選択される
ときにはビツト線BL側の基準セルRCが選択され
る。そして、一方のビツト線（たとえばBL）側
のメモリセルMC…を選択する場合に対応する制
御信号A0とセンスアンプSAの出力データＳとが
前記実施例と同様のデータ正転・反転回路１０に
導かれて処理される。
ツトライン方式に限らずフオールデツドビツトラ
イン方式を採用した半導体メモリにも適用可能で
あり、その一例を第４図に示している。即ち、セ
ンスアンプSAに対して折り返し状に接続された
互いに隣接するビツト線BL，には、それぞれ
対応して複数のメモリセルMC…と１個の基準セ
ルRCが接続されており、これらはそれぞれワー
ド線WL…により選択される。この場合、ビツト
線BL側のメモリセルMC…が選択されるときに
はビツト線側の基準セルRCが選択され、逆に
ビツト線側のメモリセルMC…が選択される
ときにはビツト線BL側の基準セルRCが選択され
る。そして、一方のビツト線（たとえばBL）側
のメモリセルMC…を選択する場合に対応する制
御信号A0とセンスアンプSAの出力データＳとが
前記実施例と同様のデータ正転・反転回路１０に
導かれて処理される。
上述したように本発明の半導体メモリによれ
ば、データ出力に不要な振幅変化が生じないよう
にセンスアンプ出力を正転・反転処理可能であ
り、メモリ動作の信頼性を向上させることができ
る。
ば、データ出力に不要な振幅変化が生じないよう
にセンスアンプ出力を正転・反転処理可能であ
り、メモリ動作の信頼性を向上させることができ
る。
第１図は本発明の半導体メモリにおけるデータ
正転・反転回路の一実施例を示す回路図、第２図
は第１図のメモリの読み出し動作を示すタイミン
グ波形図、第３図は第１図中のデータ正転・反転
回路を取り出して具体例を示す回路図、第４図は
本発明の他の実施例を示す回路図、第５図は従来
の半導体メモリにおけるデータ正転・反転回路を
示す回路図、第６図は第５図のメモリの読み出し
動作を示すタイミング波形図である。 SA……センスアンプ、BL，……ビツト線、
MC……メモリセル、RC……基準セル、A0……
制御信号、１０……データ正転・反転回路、１１
……遅延回路、１２……排他的論理和回路、１３
……フリツプフロツプ回路。
正転・反転回路の一実施例を示す回路図、第２図
は第１図のメモリの読み出し動作を示すタイミン
グ波形図、第３図は第１図中のデータ正転・反転
回路を取り出して具体例を示す回路図、第４図は
本発明の他の実施例を示す回路図、第５図は従来
の半導体メモリにおけるデータ正転・反転回路を
示す回路図、第６図は第５図のメモリの読み出し
動作を示すタイミング波形図である。 SA……センスアンプ、BL，……ビツト線、
MC……メモリセル、RC……基準セル、A0……
制御信号、１０……データ正転・反転回路、１１
……遅延回路、１２……排他的論理和回路、１３
……フリツプフロツプ回路。
Claims (1)
- 【特許請求の範囲】 １ オープンビツトライン方式あるいはフオール
デツトビツトライン方式を有し、メモリセルデー
タの物理的状態と論理的状態とを一致させるため
にビツト線対のうちどちらのビツト線に接続され
たかに応じてセンスアンプの出力データの正転・
反転を行うデータ正転・反転回路を有する半導体
メモリにおいて、 前記データ正転・反転回路は、 前記ビツト線対のうちどちらのビツト線に接続
されたメモリセルを選択するかを表す第１の制御
信号が入力される遅延回路と、 第２の制御信号によつて前記メモリセル選択時
におけるセンスアンプ出力データの不安定期間が
過ぎるまで非アクテイブ状態にされると共にこの
非アクテイブ状態の期間内に前記遅延回路によつ
て前記第１の制御信号が入力され、前記メモリセ
ル選択時におけるセンスアンプ出力データの不安
定期間が過ぎた後前記第２の制御信号によりアク
テイブ状態となるデータ正転・反転動作を制御す
る論理回路と、 前記論理回路の出力をラツチし、前記論理回路
の非アクテイブ状態の期間には前の論理回路の出
力データを出力するフリツプフロツプ回路とを具
備したことを特徴とする半導体メモリ。 ２ 前記論理回路は前記センスアンプ出力データ
と前記制御信号との排他的論理和回路であること
を特徴とする前記特許請求の範囲第１項記載の半
導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196507A JPS6257196A (ja) | 1985-09-05 | 1985-09-05 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196507A JPS6257196A (ja) | 1985-09-05 | 1985-09-05 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6257196A JPS6257196A (ja) | 1987-03-12 |
| JPH0325878B2 true JPH0325878B2 (ja) | 1991-04-09 |
Family
ID=16358901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196507A Granted JPS6257196A (ja) | 1985-09-05 | 1985-09-05 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257196A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2617976B1 (fr) * | 1987-07-10 | 1989-11-10 | Thomson Semiconducteurs | Detecteur electrique de niveau logique binaire |
| JP3630847B2 (ja) * | 1996-05-16 | 2005-03-23 | 株式会社ルネサステクノロジ | ラッチ回路 |
| CN107657312B (zh) * | 2017-09-18 | 2021-06-11 | 东南大学 | 面向语音常用词识别的二值网络实现*** |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182194A (ja) * | 1982-04-20 | 1983-10-25 | Nec Corp | ダイナミツクメモリ集積回路 |
-
1985
- 1985-09-05 JP JP60196507A patent/JPS6257196A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182194A (ja) * | 1982-04-20 | 1983-10-25 | Nec Corp | ダイナミツクメモリ集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6257196A (ja) | 1987-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3903674B2 (ja) | 半導体メモリ装置 | |
| US4612631A (en) | Static type semiconductor memory circuit | |
| JP4339532B2 (ja) | セルフタイミング回路を有するスタティックメモリ | |
| US6556471B2 (en) | VDD modulated SRAM for highly scaled, high performance cache | |
| US5015891A (en) | Output feedback control circuit for integrated circuit device | |
| JPH0253879B2 (ja) | ||
| JPH08279282A (ja) | 集積回路メモリ | |
| JPH0422318B2 (ja) | ||
| JPH10208484A (ja) | 半導体記憶装置のデータ読出回路及び半導体記憶装置 | |
| JPH0713863B2 (ja) | ダイナミック型ランダムアクセスメモリ | |
| JPH087573A (ja) | 半導体記憶装置と、そのデータの読出および書込方法 | |
| US5883846A (en) | Latch type sense amplifier having a negative feedback device | |
| JP2001110187A (ja) | 改良型ｓｒａｍの方法と装置 | |
| JPS63188887A (ja) | 半導体メモリ | |
| JPH01119982A (ja) | スタティック型ランダムアクセスメモリ | |
| JPS6376192A (ja) | 半導体記憶装置 | |
| JPH09167493A (ja) | ビットラインプリチャージ回路 | |
| US6034915A (en) | Memory with variable write driver operation | |
| JPH0883491A (ja) | データ読出回路 | |
| JPH0325878B2 (ja) | ||
| US6137715A (en) | Static random access memory with rewriting circuit | |
| JP2003030991A (ja) | メモリ | |
| US7142465B2 (en) | Semiconductor memory | |
| JP3180883B2 (ja) | 半導体記憶装置 | |
| JP2580086B2 (ja) | スタテイック型半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |