JP2746222B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2746222B2 JP2746222B2 JP7248673A JP24867395A JP2746222B2 JP 2746222 B2 JP2746222 B2 JP 2746222B2 JP 7248673 A JP7248673 A JP 7248673A JP 24867395 A JP24867395 A JP 24867395A JP 2746222 B2 JP2746222 B2 JP 2746222B2
- Authority
- JP
- Japan
- Prior art keywords
- bits
- address signal
- data
- internal address
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000012360 testing method Methods 0.000 claims description 82
- 230000015654 memory Effects 0.000 claims description 19
- 230000006870 function Effects 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 101100489119 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) YSW1 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明が属する技術分野】本発明は、半導体記憶装置に
関し、特に半導体記憶装置における並列テストモード時
の内部アドレスの制御に関する。
関し、特に半導体記憶装置における並列テストモード時
の内部アドレスの制御に関する。
【０００２】
【従来の技術】近年、半導体メモリは、記憶容量の増大
に伴いテスト時間が指数関数的に増大しており、この問
題は外部クロック同期式のメモリ（「シンクロナスメモ
リ」という）についても同様である。
に伴いテスト時間が指数関数的に増大しており、この問
題は外部クロック同期式のメモリ（「シンクロナスメモ
リ」という）についても同様である。
【０００３】半導体メモリのテスト時間の増大という問
題を解決するための従来技術として、例えば特開昭６１
−１２２９９８号公報等には、テストモードにおいて、
書き込み動作時に端子に一個のデータビットを印加して
複数個のメモリセルに対して該１個のビットを並列に書
き込み、読み出し動作時には複数個のメモリセルからデ
ータを並列に読み出し、全部が同一であるか否かを検出
するようにした構成が提案されている。
題を解決するための従来技術として、例えば特開昭６１
−１２２９９８号公報等には、テストモードにおいて、
書き込み動作時に端子に一個のデータビットを印加して
複数個のメモリセルに対して該１個のビットを並列に書
き込み、読み出し動作時には複数個のメモリセルからデ
ータを並列に読み出し、全部が同一であるか否かを検出
するようにした構成が提案されている。
【０００４】また、本願と同一出願人による特開平３−
２８３１９９号公報には、読み出したデータを１ビット
データ出力または複数ビットデータ出力として出力でき
る機能を有し、読み出したデータを複数の組に分割し、
分割した各組のデータの中から制御信号に基づき順次ビ
ットデータを出力する複数のセレクタと、テストモード
時に各セレクタの入力するデータの各ビットの一致不一
致をそれぞれ検出する複数の一致不一致検出回路とを含
む複数セルの並列テスト回路を有する半導体記憶装置に
おいて、１ビットデータ出力のテストモード時に前記複
数の一致不一致検出回路の各出力が一致を検出したこと
を検出し、かつ前記複数のセレクタから順次出力される
各出力が一致した時に前記読み出しデータが一致したこ
とを検出する検出回路を有する複数ビット並列テスト回
路を具備する半導体記憶装置が提案されている。すなわ
ち、同公報には、４ビット出力構成（以下「Ｘ４構成」
ともいう）と１６ビット出力構成（以下「Ｘ１６構成」
ともいう）の両方に必要な回路を同一チップ上に配置
し、Ｘ４構成時の４ビットのデータの一致不一致検出回
路の入力として、Ｘ１６構成時の一致不一致検出回路の
出力を用いる構成が提案されている。
２８３１９９号公報には、読み出したデータを１ビット
データ出力または複数ビットデータ出力として出力でき
る機能を有し、読み出したデータを複数の組に分割し、
分割した各組のデータの中から制御信号に基づき順次ビ
ットデータを出力する複数のセレクタと、テストモード
時に各セレクタの入力するデータの各ビットの一致不一
致をそれぞれ検出する複数の一致不一致検出回路とを含
む複数セルの並列テスト回路を有する半導体記憶装置に
おいて、１ビットデータ出力のテストモード時に前記複
数の一致不一致検出回路の各出力が一致を検出したこと
を検出し、かつ前記複数のセレクタから順次出力される
各出力が一致した時に前記読み出しデータが一致したこ
とを検出する検出回路を有する複数ビット並列テスト回
路を具備する半導体記憶装置が提案されている。すなわ
ち、同公報には、４ビット出力構成（以下「Ｘ４構成」
ともいう）と１６ビット出力構成（以下「Ｘ１６構成」
ともいう）の両方に必要な回路を同一チップ上に配置
し、Ｘ４構成時の４ビットのデータの一致不一致検出回
路の入力として、Ｘ１６構成時の一致不一致検出回路の
出力を用いる構成が提案されている。
【０００５】前記特開平３−２８３１９９号公報等に提
案された、複数セルの並列テスト回路、を具備し、並列
テスト機能を可能としたシンクロナスメモリの従来の構
成の一例を図５に示す。
案された、複数セルの並列テスト回路、を具備し、並列
テスト機能を可能としたシンクロナスメモリの従来の構
成の一例を図５に示す。
【０００６】図５を参照して、従来のシンクロナスメモ
リは、外部から入力される制御信号ＲＡＳ（ローアドレ
スストローブ）とＣＡＳ（カラムアドレスストローブ）
とＷＥ（ライトイネーブル）と外部クロック信号ＣＬＫ
とを入力するコマンドデコーダ１と、コマンドデコーダ
１の出力信号ＥＮＢＬと、複数の外部アドレス信号Ａｉ
（Ａ０，Ａ１，Ａ２，…，ＡＮ−１，ＡＮ）を入力し複
数の内部アドレス信号ＹＰｉ（ＹＰ０，ＹＰ１，ＹＰ
２，…，ＹＰＮ−１，ＹＰＮ）を出力するバーストカウ
ンタ３（ラッチした外部アドレス信号から所定のバース
ト長（後述する）分の内部アドレス信号をカウントアッ
プして生成する、縦続形態に接続された複数のフリップ
フロップからなる）と、内部アドレス信号ＹＰｉ（ｉ＝
２，３…，Ｎ）をデコードし、複数のカラム選択線ＹＳ
Ｗ０，ＹＳＷ１等を出力するカラムデコーダ４と、を備
えている。
リは、外部から入力される制御信号ＲＡＳ（ローアドレ
スストローブ）とＣＡＳ（カラムアドレスストローブ）
とＷＥ（ライトイネーブル）と外部クロック信号ＣＬＫ
とを入力するコマンドデコーダ１と、コマンドデコーダ
１の出力信号ＥＮＢＬと、複数の外部アドレス信号Ａｉ
（Ａ０，Ａ１，Ａ２，…，ＡＮ−１，ＡＮ）を入力し複
数の内部アドレス信号ＹＰｉ（ＹＰ０，ＹＰ１，ＹＰ
２，…，ＹＰＮ−１，ＹＰＮ）を出力するバーストカウ
ンタ３（ラッチした外部アドレス信号から所定のバース
ト長（後述する）分の内部アドレス信号をカウントアッ
プして生成する、縦続形態に接続された複数のフリップ
フロップからなる）と、内部アドレス信号ＹＰｉ（ｉ＝
２，３…，Ｎ）をデコードし、複数のカラム選択線ＹＳ
Ｗ０，ＹＳＷ１等を出力するカラムデコーダ４と、を備
えている。
【０００７】さらに、従来のシンクロナスメモリは、複
数の外部アドレス信号Ａｉ（ｉ＝０〜Ｎ）とコマンドデ
コーダ１の出力信号ＡＣＴＩＶＥとを入力し複数のワー
ド線と複数のプレート選択信号を出力するロウデコーダ
５と、それぞれ４本のビット線に接続し、２組のＩ／Ｏ
バス対ＲＯＴｊ，ＲＯＮｊ（ｊ＝ａ，ｂ，ｃ，ｄ，…）
に接続し、カラム選択線ＹＳＷｎを入力するシェアド型
センスアンプ８と、を備えている。なお、図中７はカラ
ムデコーダ４の出力信号等を入力し、複数のリードライ
トバスに出力する選択プレートを示している。
数の外部アドレス信号Ａｉ（ｉ＝０〜Ｎ）とコマンドデ
コーダ１の出力信号ＡＣＴＩＶＥとを入力し複数のワー
ド線と複数のプレート選択信号を出力するロウデコーダ
５と、それぞれ４本のビット線に接続し、２組のＩ／Ｏ
バス対ＲＯＴｊ，ＲＯＮｊ（ｊ＝ａ，ｂ，ｃ，ｄ，…）
に接続し、カラム選択線ＹＳＷｎを入力するシェアド型
センスアンプ８と、を備えている。なお、図中７はカラ
ムデコーダ４の出力信号等を入力し、複数のリードライ
トバスに出力する選択プレートを示している。
【０００８】さらに、従来のシンクロナスメモリは、外
部クロック信号ＣＬＫとコマンドデコーダ１の出力信号
ＥＮＢＬを入力し信号ＲＥＮＢＬ（読み出しイネーブ
ル）及び信号ＷＥＮＢＬ（書き込みイネーブル）を出力
するパルス発生回路２と、を備えている。プレート選択
信号と２パルス生成回路の出力信号ＲＥＮＢＬ、ＷＥＮ
ＢＬを入力し第１のデータアンプイネーブル信号とＩ／
Ｏバスプリチャージ信号を出力するプリチャージ制御回
路１０と、プリチャージ制御回路１０の出力信号を入力
し、Ｉ／Ｏバス対とリードライトバス対ＲＷＢＳＴｎ、
ＲＷＢＳＮｎ（ｎ＝０，１，…）に接続した複数の第１
のデータアンプ９と、リードライトバス対ＲＷＢＳＴ
ｎ、ＲＷＢＳＮｎとパルス発生回路２の出力信号ＲＥＮ
ＢＬを入力し出力データ信号ＯＵＴｎ（ｎ＝０，１，
…）を出力する、複数の第２のデータアンプ１１と、４
組のリードライトバス対ＲＷＢＳＴｎ，ＲＷＢＳＮｎを
入力し４入力の一致不一致を検出し判定信号Ｔ０１を出
力する判定回路１８と、を備えている。
部クロック信号ＣＬＫとコマンドデコーダ１の出力信号
ＥＮＢＬを入力し信号ＲＥＮＢＬ（読み出しイネーブ
ル）及び信号ＷＥＮＢＬ（書き込みイネーブル）を出力
するパルス発生回路２と、を備えている。プレート選択
信号と２パルス生成回路の出力信号ＲＥＮＢＬ、ＷＥＮ
ＢＬを入力し第１のデータアンプイネーブル信号とＩ／
Ｏバスプリチャージ信号を出力するプリチャージ制御回
路１０と、プリチャージ制御回路１０の出力信号を入力
し、Ｉ／Ｏバス対とリードライトバス対ＲＷＢＳＴｎ、
ＲＷＢＳＮｎ（ｎ＝０，１，…）に接続した複数の第１
のデータアンプ９と、リードライトバス対ＲＷＢＳＴ
ｎ、ＲＷＢＳＮｎとパルス発生回路２の出力信号ＲＥＮ
ＢＬを入力し出力データ信号ＯＵＴｎ（ｎ＝０，１，
…）を出力する、複数の第２のデータアンプ１１と、４
組のリードライトバス対ＲＷＢＳＴｎ，ＲＷＢＳＮｎを
入力し４入力の一致不一致を検出し判定信号Ｔ０１を出
力する判定回路１８と、を備えている。
【０００９】さらに、従来のシンクロナスメモリは、内
部アドレス信号ＹＰ０，ＹＰ１をデコードし選択信号を
出力するデコーダ１３と、第２のデータアンプ１１の出
力データ信号ＯＵＴｎと判定信号Ｔ０１を、デコーダ１
３のデコード信号とテストモードイネーブル信号ＴＥＳ
Ｔで選択し、出力データ信号ＤＯＵＴｊ（ｊ＝０，１，
…）を出力する選択回路（セレクタ）１４と、選択回路
１４の出力を入力し、Ｉ／ＯパッドＤＯｊ（ｊ＝０，
１，…）をドライブする複数のデータアウトバッファ１
６と、Ｉ／ＯパッドＤＯｊからデータを入力し入力デー
タＤＩＮｊ（ｊ＝０，１，…）を出力するデータインバ
ッファ１７と、データインバッファ１７の入力データＤ
ＩＮｊをデコーダ１３のデコード信号とテストモードイ
ネーブル信号ＴＥＳＴに応じて書き込みバスを選択し、
入力データ信号ＩＮｎ（ｎ＝０，１，…）を出力する選
択回路（セレクタ）１５と、選択回路１５の出力の入力
データ信号ＩＮｎを入力しリードライトバス対ＲＷＢＳ
Ｔｎ，ＲＷＢＳＮｎに接続するライトアンプ１２と、を
具備して構成されている。
部アドレス信号ＹＰ０，ＹＰ１をデコードし選択信号を
出力するデコーダ１３と、第２のデータアンプ１１の出
力データ信号ＯＵＴｎと判定信号Ｔ０１を、デコーダ１
３のデコード信号とテストモードイネーブル信号ＴＥＳ
Ｔで選択し、出力データ信号ＤＯＵＴｊ（ｊ＝０，１，
…）を出力する選択回路（セレクタ）１４と、選択回路
１４の出力を入力し、Ｉ／ＯパッドＤＯｊ（ｊ＝０，
１，…）をドライブする複数のデータアウトバッファ１
６と、Ｉ／ＯパッドＤＯｊからデータを入力し入力デー
タＤＩＮｊ（ｊ＝０，１，…）を出力するデータインバ
ッファ１７と、データインバッファ１７の入力データＤ
ＩＮｊをデコーダ１３のデコード信号とテストモードイ
ネーブル信号ＴＥＳＴに応じて書き込みバスを選択し、
入力データ信号ＩＮｎ（ｎ＝０，１，…）を出力する選
択回路（セレクタ）１５と、選択回路１５の出力の入力
データ信号ＩＮｎを入力しリードライトバス対ＲＷＢＳ
Ｔｎ，ＲＷＢＳＮｎに接続するライトアンプ１２と、を
具備して構成されている。
【００１０】次に、テストモード時における書き込み動
作について説明する。
作について説明する。
【００１１】テストモードに入ると、選択回路１５で４
つの書き込みバスの全てが選択される。これにより４つ
のリードライトバス対ＲＷＢＳＴｎ，ＲＷＢＳＮｎ（ｎ
＝ｊ，ｊ＋１，ｊ＋２，ｊ＋３）に同一のデータＤＩＮ
ｊが書き込まれ、同一のカラム選択線ＹＳＷ上の４つの
セルにデータが書きこまれる。
つの書き込みバスの全てが選択される。これにより４つ
のリードライトバス対ＲＷＢＳＴｎ，ＲＷＢＳＮｎ（ｎ
＝ｊ，ｊ＋１，ｊ＋２，ｊ＋３）に同一のデータＤＩＮ
ｊが書き込まれ、同一のカラム選択線ＹＳＷ上の４つの
セルにデータが書きこまれる。
【００１２】テストモード時の読み出し動作は、選択回
路１５で４つの読み出しバスを非選択とし、判定回路１
８の出力Ｔ０１（すなわち４入力の一致不一致を検出し
判定信号）を選択回路１４で選択し、出力データ信号Ｄ
ＯＵＴｊとして出力する。
路１５で４つの読み出しバスを非選択とし、判定回路１
８の出力Ｔ０１（すなわち４入力の一致不一致を検出し
判定信号）を選択回路１４で選択し、出力データ信号Ｄ
ＯＵＴｊとして出力する。
【００１３】図６は、図５に示した従来のシンクロナス
メモリの書き込みまたは読み出し動作時のカラム選択線
ＹＳＷの動作波形を示す図である。
メモリの書き込みまたは読み出し動作時のカラム選択線
ＹＳＷの動作波形を示す図である。
【００１４】図５及び図６を参照して、連続書き込みま
たは読み出しデータ個数（「バースト長」という）が
「４」の場合、サイクルＣ１で、外部クロック信号ＣＬ
Ｋ（図６に示すＩＣＬＫ（メモリ内に導入されたクロッ
ク信号）と等価）の立ち上がりエッジで、書き込みまた
は読み出し命令（ＣＭＤが「WRITE」又は「READ」）を
取り込むと、コマンドデコーダ１の出力であるＥＮＢＬ
信号により、外部アドレス信号Ａｉ（ｉ＝０〜Ｎ）はバ
ーストカウンタ３にラッチされ、バーストカウンタ３か
ら内部アドレス信号ＹＰｉが出力される。
たは読み出しデータ個数（「バースト長」という）が
「４」の場合、サイクルＣ１で、外部クロック信号ＣＬ
Ｋ（図６に示すＩＣＬＫ（メモリ内に導入されたクロッ
ク信号）と等価）の立ち上がりエッジで、書き込みまた
は読み出し命令（ＣＭＤが「WRITE」又は「READ」）を
取り込むと、コマンドデコーダ１の出力であるＥＮＢＬ
信号により、外部アドレス信号Ａｉ（ｉ＝０〜Ｎ）はバ
ーストカウンタ３にラッチされ、バーストカウンタ３か
ら内部アドレス信号ＹＰｉが出力される。
【００１５】図６に示す例では、内部アドレス信号ＹＰ
ｉ（ｉ＝０〜Ｎ）はＹＰ＝０にセットされている。
ｉ（ｉ＝０〜Ｎ）はＹＰ＝０にセットされている。
【００１６】サイクルＣ２以降、外部クロック信号ＣＬ
Ｋの立ち上がりエッジで、バーストカウンタ３がカウン
タ動作し、内部アドレス信号ＹＰが１，２，３とカウン
トアップされる（すなわち、（ＹＰ０，ＹＰ１）はサイ
クル毎に（１，０），（０，１），（１，１）とな
る）。
Ｋの立ち上がりエッジで、バーストカウンタ３がカウン
タ動作し、内部アドレス信号ＹＰが１，２，３とカウン
トアップされる（すなわち、（ＹＰ０，ＹＰ１）はサイ
クル毎に（１，０），（０，１），（１，１）とな
る）。
【００１７】この動作は、テストモードエントリー時
（命令ＣＭＤが「TEST ENTRY」）における書き込みまた
は読み出し命令（ＣＭＤが「WRITE」又は「READ」）の
実行動作についても同様である（サイクルＣ６〜Ｃ
９）。
（命令ＣＭＤが「TEST ENTRY」）における書き込みまた
は読み出し命令（ＣＭＤが「WRITE」又は「READ」）の
実行動作についても同様である（サイクルＣ６〜Ｃ
９）。
【００１８】図５に示すように、バーストカウンタ３か
ら出力される内部アドレス信号の下位側２ビットＹＰ
０，ＹＰ１（ＹＰ０は最下位ビット）は、動作電流削減
等のために、カラムデコーダ４に入力されず、デコーダ
１３を介して選択回路１４または選択回路１５に入力さ
れており、このため、バースト長が「４」の時は、図６
に示すように、カラム選択線ＹＳＷの切り換え動作は行
われない（すなわちＹＳＷはＹ０に固定される）。
ら出力される内部アドレス信号の下位側２ビットＹＰ
０，ＹＰ１（ＹＰ０は最下位ビット）は、動作電流削減
等のために、カラムデコーダ４に入力されず、デコーダ
１３を介して選択回路１４または選択回路１５に入力さ
れており、このため、バースト長が「４」の時は、図６
に示すように、カラム選択線ＹＳＷの切り換え動作は行
われない（すなわちＹＳＷはＹ０に固定される）。
【００１９】
【発明が解決しようとする課題】図５に示した上記従来
のシンクロナスメモリにおいては、テストモードに入っ
た場合でも、バースト長が「４」の時、バースト中にカ
ラム選択線ＹＳＷは切り換わらないため、４ビット並列
テストを行うと同一セルに４回連続して書き込みまたは
読み出し動作が行なわれることになり、並列テストの有
効性が失われてしまうという問題があった。すなわち、
テストモード時において同一データを書き込み又は読み
出しする４本（Ｘ４）の入出力（Ｉ／Ｏ）のカラムアド
レス（Ｙアドレス）の組み合わせが、バースト中の４つ
のデータのカラムアドレスの組み合わせと同一であるた
め、バースト中の４つの連続データは同一カラムアドレ
ス上の４つのセルに対するアクセスとなり（カラム選択
線ＹＳＷが固定のため）、このため、並列テストによる
テストの効率化が達成し得ず、その有効性が失われてし
まうことになる。
のシンクロナスメモリにおいては、テストモードに入っ
た場合でも、バースト長が「４」の時、バースト中にカ
ラム選択線ＹＳＷは切り換わらないため、４ビット並列
テストを行うと同一セルに４回連続して書き込みまたは
読み出し動作が行なわれることになり、並列テストの有
効性が失われてしまうという問題があった。すなわち、
テストモード時において同一データを書き込み又は読み
出しする４本（Ｘ４）の入出力（Ｉ／Ｏ）のカラムアド
レス（Ｙアドレス）の組み合わせが、バースト中の４つ
のデータのカラムアドレスの組み合わせと同一であるた
め、バースト中の４つの連続データは同一カラムアドレ
ス上の４つのセルに対するアクセスとなり（カラム選択
線ＹＳＷが固定のため）、このため、並列テストによる
テストの効率化が達成し得ず、その有効性が失われてし
まうことになる。
【００２０】この問題は、前記特開昭６１−１２２９９
８号公報および前記特開平３−２８３１９９号公報に記
載の構成を用いても解決しない。
８号公報および前記特開平３−２８３１９９号公報に記
載の構成を用いても解決しない。
【００２１】従って、本発明は上記従来技術の問題点を
解消し、バーストカウンタを持つメモリにおいて効果的
に複数セル並列テストを行える半導体記憶装置を提供す
ることにある。
解消し、バーストカウンタを持つメモリにおいて効果的
に複数セル並列テストを行える半導体記憶装置を提供す
ることにある。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、外部からのアドレス信号を入力し外部ク
ロックに同期してｍ＋ｎビット（ｍ，ｎは所定の正整
数）の内部アドレス信号をカウントアップして出力する
バーストカウンタと、前記内部アドレス信号の上位ｍビ
ットを入力とし第１の選択を行うカラムデコーダと、前
記第１の選択により複数ビットのデータを複数のリード
ライトバス対に出力する選択プレートと、読み出し時に
おいて、並列テストモード時には前記複数ビットのデー
タの一致不一致を判定する判定回路と、通常モード時に
は前記複数ビットのデータを前記内部アドレス信号の下
位ｎビットにより選択すると共に、並列テストモード時
には前記判定回路の出力を選択する第２の選択回路と、
書き込み時において、通常モード時には１個の書き込み
データを前記内部アドレス信号の下位ｎビットにより前
記複数のリードライトバス対の１つに書き込むと共に、
並列テストモード時には前記複数のリードライトバス対
の全てに書き込むための選択を行なう第３の選択回路
と、を有し、並列テストモード時に前記内部アドレス信
号の下位ｎビットを前記カラムデコーダに入力し前記第
１の選択を行うことを特徴とする半導体記憶装置を提供
する。
め、本発明は、外部からのアドレス信号を入力し外部ク
ロックに同期してｍ＋ｎビット（ｍ，ｎは所定の正整
数）の内部アドレス信号をカウントアップして出力する
バーストカウンタと、前記内部アドレス信号の上位ｍビ
ットを入力とし第１の選択を行うカラムデコーダと、前
記第１の選択により複数ビットのデータを複数のリード
ライトバス対に出力する選択プレートと、読み出し時に
おいて、並列テストモード時には前記複数ビットのデー
タの一致不一致を判定する判定回路と、通常モード時に
は前記複数ビットのデータを前記内部アドレス信号の下
位ｎビットにより選択すると共に、並列テストモード時
には前記判定回路の出力を選択する第２の選択回路と、
書き込み時において、通常モード時には１個の書き込み
データを前記内部アドレス信号の下位ｎビットにより前
記複数のリードライトバス対の１つに書き込むと共に、
並列テストモード時には前記複数のリードライトバス対
の全てに書き込むための選択を行なう第３の選択回路
と、を有し、並列テストモード時に前記内部アドレス信
号の下位ｎビットを前記カラムデコーダに入力し前記第
１の選択を行うことを特徴とする半導体記憶装置を提供
する。
【００２３】また、本発明は、外部からのアドレス信号
を入力し外部クロックに同期して通常モード時にはｍ＋
ｎビットをカウントアップすると共に、並列テストモー
ド時には上位ｍビットのみをカウントアップし、ｍ＋ｎ
ビットの内部アドレス信号を出力するバーストカウンタ
と、前記内部アドレス信号の上位ｍビットを入力とし第
１の選択を行うカラムデコーダと、前記第１の選択によ
り複数ビットのデータを複数のリードライトバス対に出
力する選択プレートと、読み出し時において、並列テス
トモード時には前記複数ビットのデータの一致不一致を
判定する判定回路と、通常モード時には前記複数ビット
のデータを前記内部アドレス信号の下位ｎビットにより
選択すると共に、並列テストモード時には前記判定回路
の出力を選択する第２の選択回路と、書き込み時におい
て、通常モード時には１個の書き込みデータを前記内部
アドレス信号の下位ｎビットにより前記複数のリードラ
イトバス対の１つに書き込むと共に、並列テストモード
時には前記複数のリードライトバス対の全てに書き込む
ための選択を行なう第３の選択回路と、を有する半導体
記憶装置を提供する。
を入力し外部クロックに同期して通常モード時にはｍ＋
ｎビットをカウントアップすると共に、並列テストモー
ド時には上位ｍビットのみをカウントアップし、ｍ＋ｎ
ビットの内部アドレス信号を出力するバーストカウンタ
と、前記内部アドレス信号の上位ｍビットを入力とし第
１の選択を行うカラムデコーダと、前記第１の選択によ
り複数ビットのデータを複数のリードライトバス対に出
力する選択プレートと、読み出し時において、並列テス
トモード時には前記複数ビットのデータの一致不一致を
判定する判定回路と、通常モード時には前記複数ビット
のデータを前記内部アドレス信号の下位ｎビットにより
選択すると共に、並列テストモード時には前記判定回路
の出力を選択する第２の選択回路と、書き込み時におい
て、通常モード時には１個の書き込みデータを前記内部
アドレス信号の下位ｎビットにより前記複数のリードラ
イトバス対の１つに書き込むと共に、並列テストモード
時には前記複数のリードライトバス対の全てに書き込む
ための選択を行なう第３の選択回路と、を有する半導体
記憶装置を提供する。
【００２４】本発明によれば、テストモード時に、一の
データを複数のメモリセルに並列して書き込み、且つ前
記複数のメモリセルから並列して読み出されたデータの
一致不一致を判定出力する、複数セルの並列テスト機能
を備えると共に、外部アドレス信号を入力し外部クロッ
クに同期して所定のバースト長分の内部アドレス信号を
生成する半導体記憶装置において、テストモードが選択
された際に、書き込み及び読み出しする時に、前記内部
アドレス信号を入力してデコードするカラムデコーダに
入力するアドレス信号を、通常モード時と異なり、サイ
クル毎に可変するように切り替え、前記カラムデコーダ
から出力されるカラム選択線をサイクル毎に可変させる
ように構成したことにより、バースト長が「２」以上で
同一セルに対する書き込みまたは読み出しを行なうこと
なく複数セルの並列テストを行うことができ、並列テス
トの効率化を達成している。
データを複数のメモリセルに並列して書き込み、且つ前
記複数のメモリセルから並列して読み出されたデータの
一致不一致を判定出力する、複数セルの並列テスト機能
を備えると共に、外部アドレス信号を入力し外部クロッ
クに同期して所定のバースト長分の内部アドレス信号を
生成する半導体記憶装置において、テストモードが選択
された際に、書き込み及び読み出しする時に、前記内部
アドレス信号を入力してデコードするカラムデコーダに
入力するアドレス信号を、通常モード時と異なり、サイ
クル毎に可変するように切り替え、前記カラムデコーダ
から出力されるカラム選択線をサイクル毎に可変させる
ように構成したことにより、バースト長が「２」以上で
同一セルに対する書き込みまたは読み出しを行なうこと
なく複数セルの並列テストを行うことができ、並列テス
トの効率化を達成している。
【００２５】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００２６】
【実施形態１】図１は、本発明の一実施形態の構成を示
す回路図である。なお、図１において、前記従来例の説
明で参照した図５と同一機能を為す要素には同一の参照
番号が付されている。また、以下では、前記従来例との
相違点について説明する。
す回路図である。なお、図１において、前記従来例の説
明で参照した図５と同一機能を為す要素には同一の参照
番号が付されている。また、以下では、前記従来例との
相違点について説明する。
【００２７】図５に示す前記従来例の構成と比較して、
図１に示す本実施形態においては、内部アドレス信号の
下位２ビットＹＰ０，ＹＰ１をデコーダ１３またはカラ
ムデコーダ４のいずれかに入力するための選択用Ｐ型ト
ランジスタ２１，２２及びＮ型トランジスタ３１，３２
と、内部アドレス信号ＹＰＮ−１，ＹＰＮをカラムデコ
ーダ４に接続または非接続に制御するための選択用Ｐ型
トランジスタ２３，２４と、テストモード時に内部アド
レス信号ＹＰ０，ＹＰ１の値を保持するラッチ回路４１
と、が新たに付加されている。図１に示すように、Ｎ型
トランジスタ３１，３２は、ゲートに入力されるテスト
モードイネーブル信号ＴＥＳＴがＨｉｇｈレベルの時導
通状態となり、バーストカウンタ３の出力の下位側（Ｌ
ＳＢ側）の２ビットをカラムデコーダ４に上位側（ＭＳ
Ｂ側）の２ビットＹＰＮ，ＹＰＮ−１として伝達入力
し、Ｐ型トランジスタ２１，２２は、ゲートに入力され
るテストモードイネーブル信号ＴＥＳＴがＬｏｗレベル
の時（通常モード時）導通状態となり、バーストカウン
タ３の出力の下位側の２ビットをＹＰ１，ＹＰ０として
デコーダ１３に入力する。
図１に示す本実施形態においては、内部アドレス信号の
下位２ビットＹＰ０，ＹＰ１をデコーダ１３またはカラ
ムデコーダ４のいずれかに入力するための選択用Ｐ型ト
ランジスタ２１，２２及びＮ型トランジスタ３１，３２
と、内部アドレス信号ＹＰＮ−１，ＹＰＮをカラムデコ
ーダ４に接続または非接続に制御するための選択用Ｐ型
トランジスタ２３，２４と、テストモード時に内部アド
レス信号ＹＰ０，ＹＰ１の値を保持するラッチ回路４１
と、が新たに付加されている。図１に示すように、Ｎ型
トランジスタ３１，３２は、ゲートに入力されるテスト
モードイネーブル信号ＴＥＳＴがＨｉｇｈレベルの時導
通状態となり、バーストカウンタ３の出力の下位側（Ｌ
ＳＢ側）の２ビットをカラムデコーダ４に上位側（ＭＳ
Ｂ側）の２ビットＹＰＮ，ＹＰＮ−１として伝達入力
し、Ｐ型トランジスタ２１，２２は、ゲートに入力され
るテストモードイネーブル信号ＴＥＳＴがＬｏｗレベル
の時（通常モード時）導通状態となり、バーストカウン
タ３の出力の下位側の２ビットをＹＰ１，ＹＰ０として
デコーダ１３に入力する。
【００２８】通常モード時には、テストモードイネーブ
ル信号ＴＥＳＴがＬｏｗレベルであるため、選択用Ｐ型
トランジスタ２１，２２，２３，２４がいずれもＯＮ
（オン）し、選択用Ｎ型トランジスタ３１，３２がいず
れもＯＦＦ（オフ）状態となり、外部アドレスＡ０，Ａ
１はそれぞれ内部アドレス信号ＹＰ０，ＹＰ１としてデ
コーダ１３に入力され、また外部アドレスＡＮ−１，Ａ
Ｎはそれぞれ内部アドレス信号ＹＰＮ−１，ＹＰＮとし
てカラムデコーダ４に入力される。
ル信号ＴＥＳＴがＬｏｗレベルであるため、選択用Ｐ型
トランジスタ２１，２２，２３，２４がいずれもＯＮ
（オン）し、選択用Ｎ型トランジスタ３１，３２がいず
れもＯＦＦ（オフ）状態となり、外部アドレスＡ０，Ａ
１はそれぞれ内部アドレス信号ＹＰ０，ＹＰ１としてデ
コーダ１３に入力され、また外部アドレスＡＮ−１，Ａ
Ｎはそれぞれ内部アドレス信号ＹＰＮ−１，ＹＰＮとし
てカラムデコーダ４に入力される。
【００２９】テストモード時には、テストモードイネー
ブル信号ＴＥＳＴがＨｉｇｈレベルとなり、選択用Ｐ型
トランジスタ２１，２２，２３，２４がいずれもＯＦＦ
（オフ）し、選択用Ｎ型トランジスタ３１，３２がＯＮ
（オン）状態となり、外部アドレスＡ０，Ａ１はそれぞ
れＹＰＮ−１，ＹＰＮとしてカラムデコーダ４に入力さ
れ、また外部アドレスＡＮ−１，ＡＮに対応する内部ア
ドレス信号ＹＰＮ，ＹＰＮ−１はカラムデコーダ１４の
対応する入力端と非接続され、また内部アドレス信号Ｙ
Ｐ０，ＹＰ１のラッチ回路４１により前データの値を保
持するよう構成されている。
ブル信号ＴＥＳＴがＨｉｇｈレベルとなり、選択用Ｐ型
トランジスタ２１，２２，２３，２４がいずれもＯＦＦ
（オフ）し、選択用Ｎ型トランジスタ３１，３２がＯＮ
（オン）状態となり、外部アドレスＡ０，Ａ１はそれぞ
れＹＰＮ−１，ＹＰＮとしてカラムデコーダ４に入力さ
れ、また外部アドレスＡＮ−１，ＡＮに対応する内部ア
ドレス信号ＹＰＮ，ＹＰＮ−１はカラムデコーダ１４の
対応する入力端と非接続され、また内部アドレス信号Ｙ
Ｐ０，ＹＰ１のラッチ回路４１により前データの値を保
持するよう構成されている。
【００３０】なお、セレクタ１４，１５はテストモード
イネーブル信号ＴＥＳＴにより制御されているため、デ
コーダ１３から入力されるデコード信号には影響され
ず、内部アドレスＹＰ０，ＹＰ１は任意の値でよい。
イネーブル信号ＴＥＳＴにより制御されているため、デ
コーダ１３から入力されるデコード信号には影響され
ず、内部アドレスＹＰ０，ＹＰ１は任意の値でよい。
【００３１】次に本実施形態の動作について説明する。
【００３２】図２は、図１に示した本実施形態の書き込
みまたは読み出し動作時のカラム選択線ＹＳＷの動作波
形を示す図である。
みまたは読み出し動作時のカラム選択線ＹＳＷの動作波
形を示す図である。
【００３３】通常モード時の書き込みまたは読み出し動
作については、図６に示した動作と同様に、サイクルＣ
１で外部クロック信号ＣＬＫ（図２のＩＣＬＫと等価）
の立ち上がりエッジで書き込みまたは読み出し命令を取
り込むと、外部アドレスＡｉはバーストカウンタ３にラ
ッチされ、内部アドレス信号（ＹＰ１〜ＹＰＮ）はＹＰ
＝０にセットされ、それ以降のサイクルＣ２，Ｃ３，Ｃ
４で外部クロック信号ＣＬＫの立ち上がりエッジでバー
ストカウンタ３がカウンタ動作し、内部アドレス信号Ｙ
Ｐが１，２，３とカウントアップされる。
作については、図６に示した動作と同様に、サイクルＣ
１で外部クロック信号ＣＬＫ（図２のＩＣＬＫと等価）
の立ち上がりエッジで書き込みまたは読み出し命令を取
り込むと、外部アドレスＡｉはバーストカウンタ３にラ
ッチされ、内部アドレス信号（ＹＰ１〜ＹＰＮ）はＹＰ
＝０にセットされ、それ以降のサイクルＣ２，Ｃ３，Ｃ
４で外部クロック信号ＣＬＫの立ち上がりエッジでバー
ストカウンタ３がカウンタ動作し、内部アドレス信号Ｙ
Ｐが１，２，３とカウントアップされる。
【００３４】この場合、カラムデコーダ４に入力してい
る内部アドレス信号ＹＰ２〜ＹＰＮは変化しないため、
カラム選択線ＹＳＷはＹ０のまま切り換わらない（固定
されている）。
る内部アドレス信号ＹＰ２〜ＹＰＮは変化しないため、
カラム選択線ＹＳＷはＹ０のまま切り換わらない（固定
されている）。
【００３５】一方、テストモード時は、テストモードイ
ネーブル信号ＴＥＳＴがＨｉｇｈレベルとされるため、
内部アドレス信号ＹＰ０，ＹＰ１は前データを保持して
いる。
ネーブル信号ＴＥＳＴがＨｉｇｈレベルとされるため、
内部アドレス信号ＹＰ０，ＹＰ１は前データを保持して
いる。
【００３６】他の内部アドレス信号ＹＰｉ（ｉ＝２，…
Ｎ−１，Ｎ）は、書き込みまたは読み出し動作時にカウ
ンタ動作し、バーストカウンタ３の最下位２ビットの出
力である内部アドレス信号ＹＰＮ−１，ＹＰＮ（Ｎ型ト
ランジスタ３１，３２が導通状態とされバーストカウン
タ３の下位側２ビットに接続されている）は、カウント
アップする。すなわちＮ型トランジスタ３１，３２が導
通状態とされ、バーストカウンタ３の出力の下位側２ビ
ット（バースト中にカウントアップされる）が内部アド
レス信号の上位側２ビットＹＰＮ−１，ＹＰＮとしてカ
ラムデコーダ４に入力されている。
Ｎ−１，Ｎ）は、書き込みまたは読み出し動作時にカウ
ンタ動作し、バーストカウンタ３の最下位２ビットの出
力である内部アドレス信号ＹＰＮ−１，ＹＰＮ（Ｎ型ト
ランジスタ３１，３２が導通状態とされバーストカウン
タ３の下位側２ビットに接続されている）は、カウント
アップする。すなわちＮ型トランジスタ３１，３２が導
通状態とされ、バーストカウンタ３の出力の下位側２ビ
ット（バースト中にカウントアップされる）が内部アド
レス信号の上位側２ビットＹＰＮ−１，ＹＰＮとしてカ
ラムデコーダ４に入力されている。
【００３７】これらの内部アドレス信号により、カラム
選択線ＹＳＷは、１サイクルごとにＹ０，Ｙ１，Ｙ２，
Ｙ３と切り換わることになる（サイクルＣ６〜Ｃ９参
照）。
選択線ＹＳＷは、１サイクルごとにＹ０，Ｙ１，Ｙ２，
Ｙ３と切り換わることになる（サイクルＣ６〜Ｃ９参
照）。
【００３８】
【実施形態２】本発明の第２の実施形態の構成を図３に
示す。図３には、図１と共通の構成要素には共通の参照
文字／数字を付すと共に、図１との相違点のみが図示さ
れ、共通の構成要素は図１の構成に従うものとする。
示す。図３には、図１と共通の構成要素には共通の参照
文字／数字を付すと共に、図１との相違点のみが図示さ
れ、共通の構成要素は図１の構成に従うものとする。
【００３９】図３を参照して、本実施形態においては、
外部アドレス信号Ａｉ（ｉ＝０〜Ｎ）とコマンドデコー
ダ１の出力信号ＥＮＢＬとテストモードイネーブル信号
ＴＥＳＴとを入力し、テストモード時には下位２ビット
以下と下位３ビット以上とを切り離し、下位３ビットを
カラムデコーダ４の最下位ビット（ＬＳＢ）として出力
するバーストカウンタ３′と、バーストカウンタ３′に
おいて下位２ビット以下と下位３ビット以上とを切り離
すためのトランジスタ７１と、バーストカウンタ３′に
入力される外部アドレス信号を切り替えるための選択用
トランジスタ５１，５２，６１，６２とを備えている。
外部アドレス信号Ａｉ（ｉ＝０〜Ｎ）とコマンドデコー
ダ１の出力信号ＥＮＢＬとテストモードイネーブル信号
ＴＥＳＴとを入力し、テストモード時には下位２ビット
以下と下位３ビット以上とを切り離し、下位３ビットを
カラムデコーダ４の最下位ビット（ＬＳＢ）として出力
するバーストカウンタ３′と、バーストカウンタ３′に
おいて下位２ビット以下と下位３ビット以上とを切り離
すためのトランジスタ７１と、バーストカウンタ３′に
入力される外部アドレス信号を切り替えるための選択用
トランジスタ５１，５２，６１，６２とを備えている。
【００４０】トランジスタ７１はＰ型トランジスタから
なり、ゲートがテストモードイネーブル信号ＴＥＳＴに
接続され、ＴＥＳＴがＬｏｗレベル（通常モード時）の
時導通して下位２ビットに対応するフリップフロップ出
力を下位３ビットに対応するフリップフロップの入力に
接続し、ＴＥＳＴがＨｉｇｈレベルの時（テストモード
時）非導通状態となり下位２ビットに対応するフリップ
フロップと下位３ビットに対応するフリップフロップと
を切り離す。トランジスタ５１，５２はＰ型トランジス
タからなりテストイネーブル信号ＴＥＳＴがＬｏｗレベ
ルの時（通常モード時）導通して外部アドレスＡＮ−
１，ＡＮをバーストカウンタ３′の最上位側２ビットと
して供給し、トランジスタ６１，６２はＮ型トランジス
タからなりテストイネーブル信号ＴＥＳＴがＨｉｇｈレ
ベル（アクティブ）の時導通して外部アドレスの最下位
側の２ビットＡ０，Ａ１をバーストカウンタ３′の最上
位側２ビットとして供給する。
なり、ゲートがテストモードイネーブル信号ＴＥＳＴに
接続され、ＴＥＳＴがＬｏｗレベル（通常モード時）の
時導通して下位２ビットに対応するフリップフロップ出
力を下位３ビットに対応するフリップフロップの入力に
接続し、ＴＥＳＴがＨｉｇｈレベルの時（テストモード
時）非導通状態となり下位２ビットに対応するフリップ
フロップと下位３ビットに対応するフリップフロップと
を切り離す。トランジスタ５１，５２はＰ型トランジス
タからなりテストイネーブル信号ＴＥＳＴがＬｏｗレベ
ルの時（通常モード時）導通して外部アドレスＡＮ−
１，ＡＮをバーストカウンタ３′の最上位側２ビットと
して供給し、トランジスタ６１，６２はＮ型トランジス
タからなりテストイネーブル信号ＴＥＳＴがＨｉｇｈレ
ベル（アクティブ）の時導通して外部アドレスの最下位
側の２ビットＡ０，Ａ１をバーストカウンタ３′の最上
位側２ビットとして供給する。
【００４１】本実施形態においては、バーストカウンタ
３′の出力は、図１で示した選択用トランジスタ２１，
２２，２３，２４，３１，３２に入力することなく、カ
ラムデコーダ４及びセレクタ１４に直接入力されるよう
構成されている。
３′の出力は、図１で示した選択用トランジスタ２１，
２２，２３，２４，３１，３２に入力することなく、カ
ラムデコーダ４及びセレクタ１４に直接入力されるよう
構成されている。
【００４２】図４は、図３に示した本実施形態の書き込
みまたは読み出し動作時のカラム選択線ＹＳＷの動作波
形を示す図である。
みまたは読み出し動作時のカラム選択線ＹＳＷの動作波
形を示す図である。
【００４３】通常モード時の書き込みまたは読み出し動
作については、前記第１の実施形態や前記従来例と同様
に、最下位の２ビットがカウントアップされ、内部アド
レス信号ＹＰ０，ＹＰ１のみが切り換わりカラム選択線
ＹＳＷはＹ０のままである（サイクルＣ１〜Ｃ４参
照）。
作については、前記第１の実施形態や前記従来例と同様
に、最下位の２ビットがカウントアップされ、内部アド
レス信号ＹＰ０，ＹＰ１のみが切り換わりカラム選択線
ＹＳＷはＹ０のままである（サイクルＣ１〜Ｃ４参
照）。
【００４４】テストモードにエントリした時には、最下
位側の２ビットがカウントアップされ内部アドレス信号
ＹＰ０，ＹＰ１が切り換わるが（トランジスタ７１で下
位３ビット以上のフリップフロップとは非接続）、下位
３ビット目がカラムデコーダ４の最下位ビット（ＬＳ
Ｂ）としてカウントアップされ、バーストカウンタ３′
によるバースト長「４」の内部アドレス信号の発生にお
いて内部アドレス信号ＹＰ２，ＹＰ３が切り換わり（変
化し）、カラム選択線ＹＳＷはバースト中１サイクル毎
にＹ０′，Ｙ１′，Ｙ２′，Ｙ３′と切り換わることに
なる（サイクルＣ６〜Ｃ９参照）。
位側の２ビットがカウントアップされ内部アドレス信号
ＹＰ０，ＹＰ１が切り換わるが（トランジスタ７１で下
位３ビット以上のフリップフロップとは非接続）、下位
３ビット目がカラムデコーダ４の最下位ビット（ＬＳ
Ｂ）としてカウントアップされ、バーストカウンタ３′
によるバースト長「４」の内部アドレス信号の発生にお
いて内部アドレス信号ＹＰ２，ＹＰ３が切り換わり（変
化し）、カラム選択線ＹＳＷはバースト中１サイクル毎
にＹ０′，Ｙ１′，Ｙ２′，Ｙ３′と切り換わることに
なる（サイクルＣ６〜Ｃ９参照）。
【００４５】
【発明の効果】以上説明したように、本発明は、バース
トカウンタを具備する半導体記憶装置において、テスト
モードに入った際に、書き込みまたは読み出し動作時に
はカラムデコーダに入力するアドレス信号を毎サイクル
切り換え（可変させ）、カラム選択線ＹＳＷが切り換わ
るように構成したことにより、バースト長が「２」以上
で同一セルに対する書き込みまたは読み出しをすること
なく複数セルの並列テストを行うことができる。このた
め、テスト時間がバースト長が「２」では１／２に、バ
ースト長が「４」以上では１／４に短縮し、テスト効率
を大幅に向上させることができる。
トカウンタを具備する半導体記憶装置において、テスト
モードに入った際に、書き込みまたは読み出し動作時に
はカラムデコーダに入力するアドレス信号を毎サイクル
切り換え（可変させ）、カラム選択線ＹＳＷが切り換わ
るように構成したことにより、バースト長が「２」以上
で同一セルに対する書き込みまたは読み出しをすること
なく複数セルの並列テストを行うことができる。このた
め、テスト時間がバースト長が「２」では１／２に、バ
ースト長が「４」以上では１／４に短縮し、テスト効率
を大幅に向上させることができる。
【図１】本発明の一実施形態の構成を示すブロックであ
る。
る。
【図２】図１に示す本発明の一実施形態のカラム選択線
ＹＳＷの動作を示す波形図である。
ＹＳＷの動作を示す波形図である。
【図３】本発明の他の実施形態の構成を示すブロックで
ある。
ある。
【図４】図３に示す本発明の別の実施形態のカラム選択
線ＹＳＷの動作を示す波形図である。
線ＹＳＷの動作を示す波形図である。
【図５】従来例の構成を示すブロックである。
【図６】図５に示す従来例のカラム選択線ＹＳＷの動作
を示す波形図である。
を示す波形図である。
１ コマンドデコーダ ２ パルス発生回路 ３ バーストカウンタ ４ カラムデコーダ ５ ロウデコーダ ６ メモリセル ７ 選択プレート ８ シェアード型センスアンプ ９ 第１デコーダアンプ １０ 制御回路 １１ 第２のデータアンプ １２ ライトアンプ １３ デコーダ １４，１５ 選択回路 １６ データアウトバッファ １７ データインバッファ １８ 判定回路 ２１，２２，２３，２４ Ｐ型トランジスタ ３１，３２ Ｎ型トランジスタ ４１ ラッチ回路 ５１，５２ Ｐ型トランジスタ ６１，６２ Ｎ型トランジスタ
Claims (5)
- 【請求項１】外部からのアドレス信号を入力し外部クロ
ックに同期してｍ＋ｎビット（ｍ，ｎは所定の正整数）
の内部アドレス信号をカウントアップして出力するバー
ストカウンタと、 前記内部アドレス信号の上位ｍビットを入力とし第１の
選択を行うカラムデコーダと、 前記第１の選択により複数ビットのデータを複数のリー
ドライトバス対に出力する選択プレートと、 読み出し時において、並列テストモード時には前記複数
ビットのデータの一致不一致を判定する判定回路と、 通常モード時には前記複数ビットのデータを前記内部ア
ドレス信号の下位ｎビットにより選択すると共に、並列
テストモード時には前記判定回路の出力を選択する第２
の選択回路と、 書き込み時において、通常モード時には１個の書き込み
データを前記内部アドレス信号の下位ｎビットにより前
記複数のリードライトバス対の１つに書き込むと共に、
並列テストモード時には前記複数のリードライトバス対
の全てに書き込むための選択を行なう第３の選択回路
と、 を有し、 並列テストモード時に前記内部アドレス信号の下位ｎビ
ットを前記カラムデコーダに入力し前記第１の選択を行
うことを特徴とする半導体記憶装置。 - 【請求項２】外部からのアドレス信号を入力し外部クロ
ックに同期して通常モード時にはｍ＋ｎビットをカウン
トアップすると共に、並列テストモード時には上位ｍビ
ットのみをカウントアップし、ｍ＋ｎビットの内部アド
レス信号を出力するバーストカウンタと、 前記内部アドレス信号の上位ｍビットを入力とし第１の
選択を行うカラムデコーダと、 前記第１の選択により複数ビットのデータを複数のリー
ドライトバス対に出力する選択プレートと、 読み出し時において、並列テストモード時には前記複数
ビットのデータの一致不一致を判定する判定回路と、 通常モード時には前記複数ビットのデータを前記内部ア
ドレス信号の下位ｎビットにより選択すると共に、並列
テストモード時には前記判定回路の出力を選択する第２
の選択回路と、 書き込み時において、通常モード時には１個の書き込み
データを前記内部アドレス信号の下位ｎビットにより前
記複数のリードライトバス対の１つに書き込むと共に、
並列テストモード時には前記複数のリードライトバス対
の全てに書き込むための選択を行なう第３の選択回路
と、 を有することを特徴とする半導体記憶装置。 - 【請求項３】テストモード時に、一のデータを複数のメ
モリセルに並列して書き込み、且つ前記複数のメモリセ
ルから並列して読み出されたデータの一致不一致を判定
出力する、複数セルの並列テスト機能を備えると共に、
外部アドレス信号を入力し外部クロックに同期して所定
のバースト長分の内部アドレス信号を生成する半導体記
憶装置において、 テストモードが選択された際に、書き込み及び読み出し
する時に、前記内部アドレス信号を入力してデコードす
るカラムデコーダに入力するアドレス信号を、通常モー
ド時と異なり、サイクル毎に可変するように切り替え、
前記カラムデコーダから出力されるカラム選択線をサイ
クル毎に可変させるように構成したことを特徴とする半
導体記憶装置。 - 【請求項４】テストモード時には、前記外部アドレス信
号を入力し前記所定バースト長分前記内部アドレス信号
を生成するバーストカウンタの出力の所定の下位側ビッ
トを前記カラムデコーダの所定のビット位置に切り替え
て入力するようにしたことを特徴とする請求項３記載の
半導体記憶装置。 - 【請求項５】テストモード時に、前記外部アドレス信号
の所定の下位側ビットを、外部アドレス信号を入力し所
定のバースト長分前記内部アドレス信号を生成するバー
ストカウンタの所定の入力ビット位置に切り替えて入力
することを特徴とする請求項３記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248673A JP2746222B2 (ja) | 1995-08-31 | 1995-08-31 | 半導体記憶装置 |
| US08/701,231 US5936975A (en) | 1995-08-31 | 1996-08-21 | Semiconductor memory device with switching circuit for controlling internal addresses in parallel test |
| KR1019960037470A KR100217267B1 (ko) | 1995-08-31 | 1996-08-31 | 병렬 테스트로 내부의 어드레스들을 제어하기 위한 스위칭 회로 를 가지는 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248673A JP2746222B2 (ja) | 1995-08-31 | 1995-08-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0973800A JPH0973800A (ja) | 1997-03-18 |
| JP2746222B2 true JP2746222B2 (ja) | 1998-05-06 |
Family
ID=17181639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7248673A Expired - Lifetime JP2746222B2 (ja) | 1995-08-31 | 1995-08-31 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5936975A (ja) |
| JP (1) | JP2746222B2 (ja) |
| KR (1) | KR100217267B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990016231A (ko) * | 1997-08-13 | 1999-03-05 | 윤종용 | 동기식 반도체 메모리 장치 |
| JPH11185497A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6173425B1 (en) | 1998-04-15 | 2001-01-09 | Integrated Device Technology, Inc. | Methods of testing integrated circuits to include data traversal path identification information and related status information in test data streams |
| DE19830111A1 (de) * | 1998-07-06 | 2000-01-13 | Siemens Ag | Integrierter Speicher |
| US6651134B1 (en) * | 2000-02-14 | 2003-11-18 | Cypress Semiconductor Corp. | Memory device with fixed length non interruptible burst |
| KR100379532B1 (ko) * | 2001-04-18 | 2003-04-10 | 주식회사 하이닉스반도체 | 칼럼 제어 회로 |
| KR20030058820A (ko) * | 2002-01-02 | 2003-07-07 | 주식회사 하이닉스반도체 | 디램의 스피드 테스트 회로 및 테스트방법 |
| DE10245696B3 (de) * | 2002-10-01 | 2004-04-15 | Infineon Technologies Ag | Speicherschaltung und Verfahren zum Auslesen von Daten |
| ITRM20030198A1 (it) * | 2003-04-28 | 2004-10-29 | Micron Technology Inc | Monitor ad unita' di controllo basata su rom in un |
| TWI301270B (en) * | 2006-06-30 | 2008-09-21 | Winbond Electronics Corp | Semiconductor memory and circuit and method of decoding address for the same |
| KR100942967B1 (ko) * | 2008-06-30 | 2010-02-17 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
| CN117766007A (zh) * | 2022-09-19 | 2024-03-26 | 长鑫存储技术有限公司 | 内建自测试方法和设备 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4393457A (en) * | 1981-03-26 | 1983-07-12 | Advanced Micro Devices, Inc. | Method and apparatus for sequencing addresses of a fast Fourier transform array |
| JPS61122998A (ja) * | 1984-08-31 | 1986-06-10 | テキサス インスツルメンツ インコ−ポレイテツド | ダイナミツクリ−ド・ライト メモリ アレ−に対する並列書き込みを使用する高速の同時テストの方法及び装置 |
| JPH03237680A (ja) * | 1990-02-13 | 1991-10-23 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JP2953737B2 (ja) * | 1990-03-30 | 1999-09-27 | 日本電気株式会社 | 複数ビット並列テスト回路を具備する半導体メモリ |
| JP2616567B2 (ja) * | 1994-09-28 | 1997-06-04 | 日本電気株式会社 | 半導体記憶装置 |
| US5675549A (en) * | 1994-12-23 | 1997-10-07 | Micron Technology, Inc. | Burst EDO memory device address counter |
| JP3380828B2 (ja) * | 1995-04-18 | 2003-02-24 | 松下電器産業株式会社 | 半導体メモリ装置 |
-
1995
- 1995-08-31 JP JP7248673A patent/JP2746222B2/ja not_active Expired - Lifetime
-
1996
- 1996-08-21 US US08/701,231 patent/US5936975A/en not_active Expired - Lifetime
- 1996-08-31 KR KR1019960037470A patent/KR100217267B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR100217267B1 (ko) | 1999-09-01 |
| KR970012691A (ko) | 1997-03-29 |
| JPH0973800A (ja) | 1997-03-18 |
| US5936975A (en) | 1999-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100371425B1 (ko) | 반도체 기억 장치 및 그의 제어 방법 | |
| US7185173B2 (en) | Column address path circuit and method for memory devices having a burst access mode | |
| US6466511B2 (en) | Semiconductor memory having double data rate transfer technique | |
| KR100386442B1 (ko) | 메모리디바이스회로 및 멀티뱅크메모리어레이의 멀티뱅크컬럼의동시어드레스방법 | |
| US6636444B2 (en) | Semiconductor memory device having improved data transfer rate without providing a register for holding write data | |
| US6163491A (en) | Synchronous semiconductor memory device which can be inspected even with low speed tester | |
| JPH08315567A (ja) | 半導体記憶装置 | |
| JPH0528765A (ja) | メモリ制御回路 | |
| US6212113B1 (en) | Semiconductor memory device input circuit | |
| US6301185B1 (en) | Random access memory with divided memory banks and data read/write architecture therefor | |
| US6208582B1 (en) | Memory device including a double-rate input/output circuit | |
| JP2746222B2 (ja) | 半導体記憶装置 | |
| US7133992B2 (en) | Burst counter controller and method in a memory device operable in a 2-bit prefetch mode | |
| US6973006B2 (en) | Predecode column architecture and method | |
| US6330198B1 (en) | Semiconductor storage device | |
| JPH04212776A (ja) | 半導体記憶装置のテスト回路 | |
| JP3061009B2 (ja) | ＲａｍｂｕｓＤＲＡＭ用バイアステスト回路 | |
| JP2000331498A (ja) | 半導体記憶装置 | |
| KR100211483B1 (ko) | 블록 기록 시스템을 이용하는 반도체 메모리 | |
| US5946269A (en) | Synchronous RAM controlling device and method | |
| JPH09180443A (ja) | 半導体メモリ回路 | |
| US5663912A (en) | Semiconductor memory device | |
| JPH08161883A (ja) | 半導体記憶装置 | |
| US4835743A (en) | Semiconductor memory device performing multi-bit Serial operation | |
| US7835197B2 (en) | Integrated semiconductor memory with generation of data |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980113 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110213 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110213 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120213 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120213 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130213 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140213 Year of fee payment: 16 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |