JPS6224875B2 - - Google Patents
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- JPS6224875B2 JPS6224875B2 JP57027105A JP2710582A JPS6224875B2 JP S6224875 B2 JPS6224875 B2 JP S6224875B2 JP 57027105 A JP57027105 A JP 57027105A JP 2710582 A JP2710582 A JP 2710582A JP S6224875 B2 JPS6224875 B2 JP S6224875B2
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- 230000004044 response Effects 0.000 claims 1
- 230000003068 static effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ回路に関する。
以下は説明の便宜上Ｎ―チヤンネルMOSFET
を用いた回路について話を進める。
を用いた回路について話を進める。
従来のメモリ回路を第１図に示す。メモリ回路
はデイジツト線D11，11，D21，21、データバス
DB1，1、センス増幅器１０を備えている。第
１図の回路の動作は以下の通りである。メモリ読
み出しサイクルを例にとると、今ワード線W11が
“１”の電位、Ｙデコーダ出力YDE11が“１”の
電位になりメモリセルC11が選択されメモリセル
C11がデータ“１”を保持しているとするとデイ
ジツト線D11が“１”、11が“０”であるので必
然的にデータバス線はDB1が“０”の電位にな
り、センス増幅器１０の出力はSA1が“１”1
が“０”の電位になつている。今、この状態でア
ドレス入力信号が変化し、ワード線の選択がW11
からW21に変化し、Ｙデコーダ出力はYDE11が続
けて選択状態にあり、メモリセルC21が選択され
たとする。この場合メモリセルC21の記憶情報が
C11と同相であれば問題ないが逆相であつたとす
ると、デイジツト線D11は“１”から“０”へ11
は“０”から“１”へ状態を変えなければならな
い。また、データバス線1，DB1センス増幅器
出力SA1，1も同様である。さらに、デイジツ
ト線D11，11のロードトランジスタQ11，Q21はレ
ベル保持機能だけであるので電流能力の小さいト
ランジスタを用いるため、セルC11の情報を読み
出した後の11，1の“０”のレベルは低いレ
ベルにあり、逆相情報をもつセルC21の情報を読
み出す際デイジツト線、データバス線の電位はア
ドレス入力信号の変化により発生したワンシヨツ
トパルスEQにより等化され、その等化されたレ
ベルは11，が低いレベルにあつたため、低い
レベルで等電位化される。これらの状態の変化が
起こるのは当然アドレス入力信号が変化してから
であるので“０”の情報である方のデイジツト
線、データバス線の電位はトランジスタQ31，
Q41が導通することによつてレベルが引き上げら
れるのと、デイジツト線、データバス線、センス
増幅器の出力が等化電位に向かう時間が同時とな
る。アドレス入力信号の変化をとらえて発生した
ワンシヨツト信号である制御信号EQはアドレス
入力信号の変化を検出して発生し、デイジツト線
の電力供給トランジスタQ31，Q41，Q51，Q61デ
イジツト線等電位化トランジスタQ71，Q81デー
タバス線等電位化トランジスタQ91、センス増幅
器出力等化トランジスタQ101のゲートに供給さ
れ、それぞれの節点は等電位化され、しかる後に
ワード線がメモリセルを選択する電位に向いい、
それに伴い信号EQは“０”の電位へ向い、メモ
リ選択時には、デイジツト線、データバス線セン
ス増幅器の出力はそれぞれ同じ電位になつてお
り、EQ信号を用いることにより高速の読み出し
が可能となる。
はデイジツト線D11，11，D21，21、データバス
DB1，1、センス増幅器１０を備えている。第
１図の回路の動作は以下の通りである。メモリ読
み出しサイクルを例にとると、今ワード線W11が
“１”の電位、Ｙデコーダ出力YDE11が“１”の
電位になりメモリセルC11が選択されメモリセル
C11がデータ“１”を保持しているとするとデイ
ジツト線D11が“１”、11が“０”であるので必
然的にデータバス線はDB1が“０”の電位にな
り、センス増幅器１０の出力はSA1が“１”1
が“０”の電位になつている。今、この状態でア
ドレス入力信号が変化し、ワード線の選択がW11
からW21に変化し、Ｙデコーダ出力はYDE11が続
けて選択状態にあり、メモリセルC21が選択され
たとする。この場合メモリセルC21の記憶情報が
C11と同相であれば問題ないが逆相であつたとす
ると、デイジツト線D11は“１”から“０”へ11
は“０”から“１”へ状態を変えなければならな
い。また、データバス線1，DB1センス増幅器
出力SA1，1も同様である。さらに、デイジツ
ト線D11，11のロードトランジスタQ11，Q21はレ
ベル保持機能だけであるので電流能力の小さいト
ランジスタを用いるため、セルC11の情報を読み
出した後の11，1の“０”のレベルは低いレ
ベルにあり、逆相情報をもつセルC21の情報を読
み出す際デイジツト線、データバス線の電位はア
ドレス入力信号の変化により発生したワンシヨツ
トパルスEQにより等化され、その等化されたレ
ベルは11，が低いレベルにあつたため、低い
レベルで等電位化される。これらの状態の変化が
起こるのは当然アドレス入力信号が変化してから
であるので“０”の情報である方のデイジツト
線、データバス線の電位はトランジスタQ31，
Q41が導通することによつてレベルが引き上げら
れるのと、デイジツト線、データバス線、センス
増幅器の出力が等化電位に向かう時間が同時とな
る。アドレス入力信号の変化をとらえて発生した
ワンシヨツト信号である制御信号EQはアドレス
入力信号の変化を検出して発生し、デイジツト線
の電力供給トランジスタQ31，Q41，Q51，Q61デ
イジツト線等電位化トランジスタQ71，Q81デー
タバス線等電位化トランジスタQ91、センス増幅
器出力等化トランジスタQ101のゲートに供給さ
れ、それぞれの節点は等電位化され、しかる後に
ワード線がメモリセルを選択する電位に向いい、
それに伴い信号EQは“０”の電位へ向い、メモ
リ選択時には、デイジツト線、データバス線セン
ス増幅器の出力はそれぞれ同じ電位になつてお
り、EQ信号を用いることにより高速の読み出し
が可能となる。
しかしながら、デイジツト線に電力を供給し、
両デイジツト線のレベルを引き上げるワンシヨツ
ト信号と等電位化のためのワンシヨツト信号が同
一の場合、デイジツト線対が低いレベルで等化電
位に向い、メモリセルのアンバランス等によりセ
ル情報がこわれる。
両デイジツト線のレベルを引き上げるワンシヨツ
ト信号と等電位化のためのワンシヨツト信号が同
一の場合、デイジツト線対が低いレベルで等化電
位に向い、メモリセルのアンバランス等によりセ
ル情報がこわれる。
本発明の目的は、動作余裕があり、アクセスタ
イムが高速化されたメモリ回路を提供することに
ある。
イムが高速化されたメモリ回路を提供することに
ある。
本発明は、デイジツト線に電力を供給し、両デ
イジツト線のレベルを引き上げるワンシヨツト信
号と、デイジツト線、データバス線、センス増幅
器の出力を等電位化するワンシヨツト信号に、時
間差を設けたことを特徴とする。すなわち、アド
レスが変化したら、それを検出して、まず、デイ
ジツト線のレベルを持ち上げるトランジスタのゲ
ートに入るワンシヨツト信号が発生し、両デイジ
ツト線のレベルをある程度の電位、つまりそのレ
ベルから等電位化された場合、その等化電位が選
択されたメモリセルの内容をこわさないような電
位、に持ち上げておいてしかるのちにデイジツト
線、データバス線、センス増幅器の出力を等電位
化するワンシヨツト信号が発生し、デイジツト線
データバス線センス増幅器の出力を等電位化す
る。最初のワンシヨツト信号によつて持ち上げら
れた両デイジツト線の電位差は、両レベルが持上
げられると同時に、縮まつているため、次のワン
シヨツトによつて両デイジツト線が等化電位に向
う時間が短縮される。
イジツト線のレベルを引き上げるワンシヨツト信
号と、デイジツト線、データバス線、センス増幅
器の出力を等電位化するワンシヨツト信号に、時
間差を設けたことを特徴とする。すなわち、アド
レスが変化したら、それを検出して、まず、デイ
ジツト線のレベルを持ち上げるトランジスタのゲ
ートに入るワンシヨツト信号が発生し、両デイジ
ツト線のレベルをある程度の電位、つまりそのレ
ベルから等電位化された場合、その等化電位が選
択されたメモリセルの内容をこわさないような電
位、に持ち上げておいてしかるのちにデイジツト
線、データバス線、センス増幅器の出力を等電位
化するワンシヨツト信号が発生し、デイジツト線
データバス線センス増幅器の出力を等電位化す
る。最初のワンシヨツト信号によつて持ち上げら
れた両デイジツト線の電位差は、両レベルが持上
げられると同時に、縮まつているため、次のワン
シヨツトによつて両デイジツト線が等化電位に向
う時間が短縮される。
第２図はアドレス入力信号よりワンシヨツト信
号を得るための論理回路例である。アドレス入力
信号ADiを入力し、その真補の信号ADi′，′
をアドレスバツフア回路ABで発生させ、それぞ
れ直接その信号と遅延回路２１，２０を介した信
号をNOR回路N2，N1に入力し、ゲートN1，N2の
出力をNORゲートN3を介して、ワンシヨツト信
号Ai′を得る。同様に他のアドレスAD1〜ADoに
ついてもワンシヨツト信号を検出しうるように
ORゲートRGを設け、信号EQを得る動作は以下
の通りである。今、仮にADiが“０”から“１”
になつたとすると、節点Ｃは“０”に節点Ｄは遅
延回路DEで沢る時間：ｔDEが経過するまでは
“０”にあるためAi′はｔDEのパルス幅でワンシヨ
ツトが発生する。発生されたワンシヨツトはデコ
ード回路（第２図の場合はOR型デコーダ）に、
他のアドレス入力信号より発生されたワンシヨツ
トと共に入力されたEQを発生する。アドレス入
力信号が逆の変化をする場合も同様にｔDEのパル
ス幅でワンシヨツトを発生する。
号を得るための論理回路例である。アドレス入力
信号ADiを入力し、その真補の信号ADi′，′
をアドレスバツフア回路ABで発生させ、それぞ
れ直接その信号と遅延回路２１，２０を介した信
号をNOR回路N2，N1に入力し、ゲートN1，N2の
出力をNORゲートN3を介して、ワンシヨツト信
号Ai′を得る。同様に他のアドレスAD1〜ADoに
ついてもワンシヨツト信号を検出しうるように
ORゲートRGを設け、信号EQを得る動作は以下
の通りである。今、仮にADiが“０”から“１”
になつたとすると、節点Ｃは“０”に節点Ｄは遅
延回路DEで沢る時間：ｔDEが経過するまでは
“０”にあるためAi′はｔDEのパルス幅でワンシヨ
ツトが発生する。発生されたワンシヨツトはデコ
ード回路（第２図の場合はOR型デコーダ）に、
他のアドレス入力信号より発生されたワンシヨツ
トと共に入力されたEQを発生する。アドレス入
力信号が逆の変化をする場合も同様にｔDEのパル
ス幅でワンシヨツトを発生する。
以上の動作を第３図に示す。
第４図に本発明の一実施例を示す。EQ1をデイ
ジツト線に電力を供給するワンシヨツト信号とし
て、EQ2をデイジツト線、データバス線、センス
増幅器の出力を等電位化するワンシヨツトとして
使用すると、本発明の主旨は達成できる。第５図
に第４図の論理図を用いて、本発明をMOSFET
で実現した回路例（OR型デコーダ部）を示す。
（第６，７図に別の回路例を示す。）第５図はOR
型デコーダ出力をEQ1とし、それに遅延回路を設
けEQ2を発生させることを特徴とし、第６，７図
はOR型デコーダを２つ設け、EQ1，EQ2をそれ
ぞれ発生させること特徴としている。
ジツト線に電力を供給するワンシヨツト信号とし
て、EQ2をデイジツト線、データバス線、センス
増幅器の出力を等電位化するワンシヨツトとして
使用すると、本発明の主旨は達成できる。第５図
に第４図の論理図を用いて、本発明をMOSFET
で実現した回路例（OR型デコーダ部）を示す。
（第６，７図に別の回路例を示す。）第５図はOR
型デコーダ出力をEQ1とし、それに遅延回路を設
けEQ2を発生させることを特徴とし、第６，７図
はOR型デコーダを２つ設け、EQ1，EQ2をそれ
ぞれ発生させること特徴としている。
第８図にアドレス入力信号、EQ信号、ワード
線、デイジツト線、データバス線の出力の変化を
表わす（動作波形図を示す。）第８図において点
線で示す部分が従来例のEQワンシヨツトパルス
で、△Ｖが従来型と本発明の等化後のデイジツト
線の電位差を示している。
線、デイジツト線、データバス線の出力の変化を
表わす（動作波形図を示す。）第８図において点
線で示す部分が従来例のEQワンシヨツトパルス
で、△Ｖが従来型と本発明の等化後のデイジツト
線の電位差を示している。
次に本発明による実施例を第９図に示す。デイ
ジツト線D12，12，D22，22、データバス線
DB2，2、センス増幅器の出力SA2，2を等電
位化する信号EQ2とデイジツトに電力を供給する
信号EQ1の関係は本発明の主旨にそう様なパルス
である。
ジツト線D12，12，D22，22、データバス線
DB2，2、センス増幅器の出力SA2，2を等電
位化する信号EQ2とデイジツトに電力を供給する
信号EQ1の関係は本発明の主旨にそう様なパルス
である。
第１図は従来のメモリ回路を示す回路図、第２
図はアドレス入力信号よりワンシヨツト信号を発
生させるための論理回路を示す図、第３図は第２
図の回路の動作を説明するための動作波形図、第
４図は本発明の主旨を示す論理図、第５図は、第
４図の論理回路をMOSFETで実現した回路例を
示す図、第６，７図はその他の回路例を示す図、
第８図は第５，６，７図の回路の動作を示した動
作波形図、第９図は、本発明の一実施例を示す回
路図。 C11〜C41，C12〜C42……メモリセル、D11，
11，D21，21，D12，12，D22，22……デイジ
ツト線、DB1，1，DB2，2……データバス
線。
図はアドレス入力信号よりワンシヨツト信号を発
生させるための論理回路を示す図、第３図は第２
図の回路の動作を説明するための動作波形図、第
４図は本発明の主旨を示す論理図、第５図は、第
４図の論理回路をMOSFETで実現した回路例を
示す図、第６，７図はその他の回路例を示す図、
第８図は第５，６，７図の回路の動作を示した動
作波形図、第９図は、本発明の一実施例を示す回
路図。 C11〜C41，C12〜C42……メモリセル、D11，
11，D21，21，D12，12，D22，22……デイジ
ツト線、DB1，1，DB2，2……データバス
線。
Claims (1)
- １ アドレス入力信号の変化を検出してワンシヨ
ツトパルスを発生し、該ワンシヨツトパルスに応
答してデイジツト線に電荷を供給し、またデイジ
ツト線対、データバス線対、及びセンス増幅器の
出力対の少なくとも一つを等電位化するようにし
たスタテイツクメモリ回路においてアドレス入力
信号の変化を検出してデイジツト線に電荷を供給
する第一のワンシヨツトパルスを発生するととも
に第一のワンシヨツト信号から、一定時間経過後
に第二のワンシヨツトパルスを常に発生し、該第
２のワンシヨツトパルスにより、デイジツト線対
データバス線対、及びセンス増幅器の出力対の少
なくとも一つを等電位化するようにしたことを特
徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027105A JPS58146088A (ja) | 1982-02-22 | 1982-02-22 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027105A JPS58146088A (ja) | 1982-02-22 | 1982-02-22 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58146088A JPS58146088A (ja) | 1983-08-31 |
| JPS6224875B2 true JPS6224875B2 (ja) | 1987-05-30 |
Family
ID=12211799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027105A Granted JPS58146088A (ja) | 1982-02-22 | 1982-02-22 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146088A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120884U (ja) * | 1988-02-09 | 1989-08-16 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103586A (ja) * | 1983-11-11 | 1985-06-07 | Nec Corp | スタテイツク型半導体記憶装置 |
| JPH0743935B2 (ja) * | 1985-03-25 | 1995-05-15 | 日立超エル・エス・アイ・エンジニアリング株式会社 | スタティック型ｒａｍ |
| JPH0831277B2 (ja) * | 1985-11-07 | 1996-03-27 | 日本電気株式会社 | 論理回路 |
| JPS62170091A (ja) * | 1986-01-21 | 1987-07-27 | Nec Corp | 半導体記憶装置 |
| US4825416A (en) * | 1986-05-07 | 1989-04-25 | Advanced Micro Devices, Inc. | Integrated electronic memory circuit with internal timing and operable in both latch-based and register-based systems |
| JPH01211394A (ja) * | 1988-02-19 | 1989-08-24 | Sony Corp | メモリ装置 |
| US4985865A (en) * | 1988-12-21 | 1991-01-15 | Texas Instruments Incorporated | Asymmetrical delay for controlling word line selection |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
-
1982
- 1982-02-22 JP JP57027105A patent/JPS58146088A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120884U (ja) * | 1988-02-09 | 1989-08-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58146088A (ja) | 1983-08-31 |
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