JPS6262499A - オンチツプメモリ検査回路 - Google Patents
オンチツプメモリ検査回路Info
- Publication number
- JPS6262499A JPS6262499A JP60202387A JP20238785A JPS6262499A JP S6262499 A JPS6262499 A JP S6262499A JP 60202387 A JP60202387 A JP 60202387A JP 20238785 A JP20238785 A JP 20238785A JP S6262499 A JPS6262499 A JP S6262499A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ダイナミックＲＡ！ｖ！ （ＤＲＡＭ ）
におけるオンチップＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒ＠ｅ
ｔｉｎｇＣ１ｒｃｕｌｔ）Ｋ係わるもので、特にその初
期条件の設定が可能なオンチップメモリ検査回路に関す
る。 −〔発明の技術的背景〕 一般に、ＲＡＭの集積化は、微小な信号を取シ扱う回路
技術と微細プロセス技術の進展を軸として、主にメそり
セル面積の縮少によシ達成されてきた。しかし、その結
果メモリセルの電荷蓄積量の減少に起因するソフトエラ
ーの問題を引き起こしている。
におけるオンチップＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒ＠ｅ
ｔｉｎｇＣ１ｒｃｕｌｔ）Ｋ係わるもので、特にその初
期条件の設定が可能なオンチップメモリ検査回路に関す
る。 −〔発明の技術的背景〕 一般に、ＲＡＭの集積化は、微小な信号を取シ扱う回路
技術と微細プロセス技術の進展を軸として、主にメそり
セル面積の縮少によシ達成されてきた。しかし、その結
果メモリセルの電荷蓄積量の減少に起因するソフトエラ
ーの問題を引き起こしている。
この問題を解決するために、ソフトエラ”−等のビット
誤りをメモリ内で自動的に訂正するオンチップＦＣＣが
提案されている。このようなオンチップＥＣＣの自己訂
正方式としては、水平垂直・譬すティ方式、−１ミング
コード方式等が主に用いられている。
誤りをメモリ内で自動的に訂正するオンチップＦＣＣが
提案されている。このようなオンチップＥＣＣの自己訂
正方式としては、水平垂直・譬すティ方式、−１ミング
コード方式等が主に用いられている。
上記水平垂直メモリティ方式は、第６図に示すように、
１本のワード線ＷＬを選択したとき忙読み出される多数
の情報ビットをｍビット毎に分割してｎ個のブロックと
し、これらを仮想的に並列に並べたｍ行ｎ列の行列にお
いて算出した水平／４リティ、垂直パリティを検査ビッ
トの中に蓄える方式である。読み出しの際にも同様な操
作を行ない、新たに算出した水平ノ＋リティ。
１本のワード線ＷＬを選択したとき忙読み出される多数
の情報ビットをｍビット毎に分割してｎ個のブロックと
し、これらを仮想的に並列に並べたｍ行ｎ列の行列にお
いて算出した水平／４リティ、垂直パリティを検査ビッ
トの中に蓄える方式である。読み出しの際にも同様な操
作を行ない、新たに算出した水平ノ＋リティ。
ＩＩＩ ＊ ｉリティとすでに検査げツ）Ｋ蓄えられて
いる情報とを比較し、水平および垂直ノ臂すティが両方
共一致しない時に、その交点にある情報ビットは不良で
あると判定し、そのデータを反転修正する。仁の際、仮
想的に設定したｍ行ｎ列の行も列も必ず偶数であること
は、メモリ自体が２ａ行Ｘ ２”列に構成されているこ
とから明らかである。
いる情報とを比較し、水平および垂直ノ臂すティが両方
共一致しない時に、その交点にある情報ビットは不良で
あると判定し、そのデータを反転修正する。仁の際、仮
想的に設定したｍ行ｎ列の行も列も必ず偶数であること
は、メモリ自体が２ａ行Ｘ ２”列に構成されているこ
とから明らかである。
ところで、通常ＤＲＡＭのセルプレート電位は、ｖ１！
ｌ！（電源電位）もしくはｖａ、（接地電位）に設定さ
れる。そして、電源の投入後、セルプレートが上記設定
電位に達すると、全てのセルノードはグレート電位に依
存してプレート電位に近い電位となる。しかし、同じ電
位のセルから情報を読み出した場合でも、センスアンプ
に接続されるビット線対（ＢＬ、ＢＬ）のどちらに付随
するセルであるかによって出力データの＠１＃。
ｌ！（電源電位）もしくはｖａ、（接地電位）に設定さ
れる。そして、電源の投入後、セルプレートが上記設定
電位に達すると、全てのセルノードはグレート電位に依
存してプレート電位に近い電位となる。しかし、同じ電
位のセルから情報を読み出した場合でも、センスアンプ
に接続されるビット線対（ＢＬ、ＢＬ）のどちらに付随
するセルであるかによって出力データの＠１＃。
１０”は異なる。
ここで前述したようなｍ行ｎ列の行列を考えた場合、電
源投入直後の各情報ビットの値は全て＠１′か全て１０
”のいずれかＫなる。この際ｍ、ｎ共に偶数であること
から、算出した水平、垂直・ｆリティは必ず＠０”にな
るべきである。ととろが、検査ビットの情報も各情報ビ
ットの値と同様にセンスアンプに接続されるビット線対
のどちらに付随するかによって異なるため、各情報ビッ
トの内容が全て“１１である場合には、検査ビットの内
容も全て＠ｌ”になってしまう、このため、電源投入後
初めてＥＣＣを働かせる前には、情報ビットと検査ビッ
トとの相関がとれるような初期化が必要となる。この初
期化に要する時間は、ＲＡＭの高集積化が進めば進むほ
ど長くな）、その対策が望まれている。
源投入直後の各情報ビットの値は全て＠１′か全て１０
”のいずれかＫなる。この際ｍ、ｎ共に偶数であること
から、算出した水平、垂直・ｆリティは必ず＠０”にな
るべきである。ととろが、検査ビットの情報も各情報ビ
ットの値と同様にセンスアンプに接続されるビット線対
のどちらに付随するかによって異なるため、各情報ビッ
トの内容が全て“１１である場合には、検査ビットの内
容も全て＠ｌ”になってしまう、このため、電源投入後
初めてＥＣＣを働かせる前には、情報ビットと検査ビッ
トとの相関がとれるような初期化が必要となる。この初
期化に要する時間は、ＲＡＭの高集積化が進めば進むほ
ど長くな）、その対策が望まれている。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、電源の投入と同時に情報ビッ
トと検査ビットとを矛盾しない状態にでき、初期化を必
要としないオンチップメモリ検査回路を提供することで
ある。
その目的とするところは、電源の投入と同時に情報ビッ
トと検査ビットとを矛盾しない状態にでき、初期化を必
要としないオンチップメモリ検査回路を提供することで
ある。
すなわち、この発明においては、上記の目的を達成する
ために、ワード線選択アドレスを用いて検査ビットの情
報が常に情報ビットと相関が取れるように変換するスイ
ッチング回路を設けたものである。
ために、ワード線選択アドレスを用いて検査ビットの情
報が常に情報ビットと相関が取れるように変換するスイ
ッチング回路を設けたものである。
以下、この発明の一実施例について図面を参照して説明
する。第１図におけるセンスアンプ１１．１１の両端に
はそれぞれ、ビット線対ＢＬ 、ＢＬが接続されるとと
もに、図示しない入出力回路が接続される。上記ビット
線対ＢＬ。
する。第１図におけるセンスアンプ１１．１１の両端に
はそれぞれ、ビット線対ＢＬ 、ＢＬが接続されるとと
もに、図示しない入出力回路が接続される。上記ビット
線対ＢＬ。
「τとワード線ＷＬ 、ＷＬとの各交差位置には、メモ
リセルＪ ２ａ Ｊ ｊ ＃・・・が配設される。上記
各メモリセル１２は、転送用ＭＯＳトランジスタＱと情
報記憶用キャノぐシタＣとから成ル、ローデコーダ１３
１．１３ｍの出力によって選択される。上記ローテ；−
ダ１３１，１３．にばそれぞれ、ワード線選択アドレス
信号Ａ１．Ａ４が供給され、この信号ｊＪ、Ａ４によっ
てＶット線対ＢＬ、ＢＬのどちらに付随するメモリセル
１２を選択するかが選択される。そこで、上記ワード線
選択アドレス信号Ａ４．／Ｊ”を用いて、電源投入時に
検査ビットが＠ｌ＃となる側を反転させてやれば、検査
ビットの内容は“Ｏ′とな多情報ビットとの相関がとれ
る。例えば、ワード線選択アドレス信号■を選択した時
に検査ビットが″１′となってしまう時の読み出し回路
例を第２図に示す。
リセルＪ ２ａ Ｊ ｊ ＃・・・が配設される。上記
各メモリセル１２は、転送用ＭＯＳトランジスタＱと情
報記憶用キャノぐシタＣとから成ル、ローデコーダ１３
１．１３ｍの出力によって選択される。上記ローテ；−
ダ１３１，１３．にばそれぞれ、ワード線選択アドレス
信号Ａ１．Ａ４が供給され、この信号ｊＪ、Ａ４によっ
てＶット線対ＢＬ、ＢＬのどちらに付随するメモリセル
１２を選択するかが選択される。そこで、上記ワード線
選択アドレス信号Ａ４．／Ｊ”を用いて、電源投入時に
検査ビットが＠ｌ＃となる側を反転させてやれば、検査
ビットの内容は“Ｏ′とな多情報ビットとの相関がとれ
る。例えば、ワード線選択アドレス信号■を選択した時
に検査ビットが″１′となってしまう時の読み出し回路
例を第２図に示す。
第２図において、スイッチ回路１４には、検査ビット内
の水平または垂直パリティ情報Ａ。
の水平または垂直パリティ情報Ａ。
Ｂが供給され、上記ワード線選択アドレス信号Ａｉ 、
ＡＩ Ｋ基づいて上記水平または垂直ｉＪ？ ＩＪテ
ィ情報Ａ、Ｂをそのまま次段ＯエクスクルーシブオアＩ
’−）７５１．１５．に供給するか１インバータ１６１
．１６．によシ反転して供給するかを選択する。上記エ
クスクル−シブオアゲート１５１，１５１の他方の入力
端には、算出された水平または垂直／４’ ＩＪティＡ
７．Ｂ／が供給されておシ、その出力がアンドゲートＪ
７に供給される。このアンドゲート１７の出力は、選択
されたメモリセル内の情報Ｃとともにエクスクル−シブ
オアゲート１８に供給され、このエクスクル−シブオア
ゲート１８の出力端からｒＡシ検査後のメモリセルへの
再書き込み情報ｃ、Ｉを得るようにして成る。
ＡＩ Ｋ基づいて上記水平または垂直ｉＪ？ ＩＪテ
ィ情報Ａ、Ｂをそのまま次段ＯエクスクルーシブオアＩ
’−）７５１．１５．に供給するか１インバータ１６１
．１６．によシ反転して供給するかを選択する。上記エ
クスクル−シブオアゲート１５１，１５１の他方の入力
端には、算出された水平または垂直／４’ ＩＪティＡ
７．Ｂ／が供給されておシ、その出力がアンドゲートＪ
７に供給される。このアンドゲート１７の出力は、選択
されたメモリセル内の情報Ｃとともにエクスクル−シブ
オアゲート１８に供給され、このエクスクル−シブオア
ゲート１８の出力端からｒＡシ検査後のメモリセルへの
再書き込み情報ｃ、Ｉを得るようにして成る。
上記のような構成において、ワード線選択アドレス信号
Ａｔｅη“によ、９Ｎチヤネル形のｍ８ ）ランソスタ
Ｑ１＊ＱｓおよびＱｘ＊Ｑ４を導通制御し、ワード線選
択アドレス信号Ａｉが選択された時にはインバータ１６
％ｌＣよ〕パリティを［ｉｔしてエクスクル−シブオア
ｆ−）Ｊ５１４Ｃ供給する。そして、情報ビットの算出
値Ａ′と比較して読み出すべき情報がエラーか否かを判
定し、エラーの時には修正する。こうすることによシ、
電源の投入後に情報ビットと検査ビットの相関を取るこ
とができる。
Ａｔｅη“によ、９Ｎチヤネル形のｍ８ ）ランソスタ
Ｑ１＊ＱｓおよびＱｘ＊Ｑ４を導通制御し、ワード線選
択アドレス信号Ａｉが選択された時にはインバータ１６
％ｌＣよ〕パリティを［ｉｔしてエクスクル−シブオア
ｆ−）Ｊ５１４Ｃ供給する。そして、情報ビットの算出
値Ａ′と比較して読み出すべき情報がエラーか否かを判
定し、エラーの時には修正する。こうすることによシ、
電源の投入後に情報ビットと検査ビットの相関を取るこ
とができる。
ところで、読み出し時に検査ビットの内容を反転させる
ならば、検査ビットに情報を蓄える際にも反転させる必
要がある。第３図は、検査ビットに情報を蓄える際に、
ワード線選択アドレス信号Ａ１．ＡＩ Ｋ基づいて算出
された水平または垂直ｉ４リティＡ／ 、 Ｂ／をその
ｔま書き込むか反転して書き込むかを選択するための書
き込み回路例を示している。すなわち、ワード線選択信
号Ａｌ、ＡＩ ＫよってＮチャネル形のＭＯ８）ランノ
スタＱｓ＊Ｑｓがそれぞれ導通制御され、ワード線選択
信号Ａ１が＠ｌ”レベルの時に水平または垂直ノ９リテ
ィＡＩ、Ｂｌをインバータ１９によ〕反転して検査ビッ
トに供給する。一方、ワード線選択信号Ａｉが″″１ｍ
１ｍレベルは上記水平または垂直パリティＡ／、Ｂ／″
ｆ：そのまま検査ピクトに供給する。このような回路を
用いることによシ、ワード線選択信号ＡＩが選択された
時の検査ビットに反転情報を蓄えることができ、検査ビ
ットと情報ビットとの相関を常にとることができる。
ならば、検査ビットに情報を蓄える際にも反転させる必
要がある。第３図は、検査ビットに情報を蓄える際に、
ワード線選択アドレス信号Ａ１．ＡＩ Ｋ基づいて算出
された水平または垂直ｉ４リティＡ／ 、 Ｂ／をその
ｔま書き込むか反転して書き込むかを選択するための書
き込み回路例を示している。すなわち、ワード線選択信
号Ａｌ、ＡＩ ＫよってＮチャネル形のＭＯ８）ランノ
スタＱｓ＊Ｑｓがそれぞれ導通制御され、ワード線選択
信号Ａ１が＠ｌ”レベルの時に水平または垂直ノ９リテ
ィＡＩ、Ｂｌをインバータ１９によ〕反転して検査ビッ
トに供給する。一方、ワード線選択信号Ａｉが″″１ｍ
１ｍレベルは上記水平または垂直パリティＡ／、Ｂ／″
ｆ：そのまま検査ピクトに供給する。このような回路を
用いることによシ、ワード線選択信号ＡＩが選択された
時の検査ビットに反転情報を蓄えることができ、検査ビ
ットと情報ビットとの相関を常にとることができる。
このような構成によれば、ワード線選択アドレス信号を
用いて検査ビットの内容を常に情報ビットの内容と相関
が取れるようにできる。
用いて検査ビットの内容を常に情報ビットの内容と相関
が取れるようにできる。
すなわち、電源投入後、検査ビットの内容が情報ビット
の内容と相関が取れない場合には、検査ビットの内容を
反転して読み出し、あるいは反転して書き込むことによ
シ相関が取れたものとみなす。従って、ＲＡＭへの電源
投入後の面倒な初期化は不要となシ、イニシャライズ時
間を大幅に短縮できる。
の内容と相関が取れない場合には、検査ビットの内容を
反転して読み出し、あるいは反転して書き込むことによ
シ相関が取れたものとみなす。従って、ＲＡＭへの電源
投入後の面倒な初期化は不要となシ、イニシャライズ時
間を大幅に短縮できる。
第４図は、上記第２図に示した読み出し回路の他の構成
例を示すもので、エクスクル−シブオアダート１５１．
１６ｇによシ検査ビット内の水平または垂直ノ４リティ
情報Ａ、Ｂと算出された水平または垂直ノ臂すティＡ／
、Ｂｌとが一致しているか否か比較した後に、このエク
スクル−シブオアゲート１５１ ．１５．の出力をその
まま用いるか反転して用いるかをスイッチング回路１４
によって選択するようにしている。第４図において、前
記第３図と同一構成部には同じ符号を付してその詳細な
説明は省略する。
例を示すもので、エクスクル−シブオアダート１５１．
１６ｇによシ検査ビット内の水平または垂直ノ４リティ
情報Ａ、Ｂと算出された水平または垂直ノ臂すティＡ／
、Ｂｌとが一致しているか否か比較した後に、このエク
スクル−シブオアゲート１５１ ．１５．の出力をその
まま用いるか反転して用いるかをスイッチング回路１４
によって選択するようにしている。第４図において、前
記第３図と同一構成部には同じ符号を付してその詳細な
説明は省略する。
上記のような構成において、検査ビットの内容が”１”
であれば情報ビットの算出値と必ず一致しないため、こ
のような構成でも前記第２図の回路と同様な動作を行な
い同じ効果が得られる。
であれば情報ビットの算出値と必ず一致しないため、こ
のような構成でも前記第２図の回路と同様な動作を行な
い同じ効果が得られる。
なお、この発明は上述した実施例に限定されるものでは
なく、種々の変形が可能であシ、例えば第２図、第３図
および第４図におけるＮチャネル形のＭＯＳトランジス
タをＰチャネル形に変え、ワード線選択アドレス信号Ａ
ｌｔ−Ａｔに、ＡｌｔＡＩに変えても良い。また、第２
図、第３図および第４図におけるスイッチング回路に変
えて、第５図に示すようなエクスクル−シブオア回路２
０を用いれば、アドレス入力を１つにすることもできる
。
なく、種々の変形が可能であシ、例えば第２図、第３図
および第４図におけるＮチャネル形のＭＯＳトランジス
タをＰチャネル形に変え、ワード線選択アドレス信号Ａ
ｌｔ−Ａｔに、ＡｌｔＡＩに変えても良い。また、第２
図、第３図および第４図におけるスイッチング回路に変
えて、第５図に示すようなエクスクル−シブオア回路２
０を用いれば、アドレス入力を１つにすることもできる
。
以上説明したようにこの発明によれば、電源の投入と同
時に情報ビットと検査ビットとを矛盾しない状態にでき
、初期化を必要としないオンチップメモリ検査回路が得
られる。
時に情報ビットと検査ビットとを矛盾しない状態にでき
、初期化を必要としないオンチップメモリ検査回路が得
られる。
第１図ないし第３図はそれぞれこの発明の一実施例に係
わるオンチップメモリ検査回路について説明するための
図、第４図および第５図はそれぞれこの発明の他の実施
例について説明するための図、第６図は従来のオンチッ
プメモリ検査回路について説明するための図である。 １４・・・スイッチング回路、Ａｉ＝Ａｉ・・・ワード
線選択アドレス信号％ Ａ＃Ｂ・・・検査ビット内の水
平または垂直ｔ４リティ情報 Ａ／ 、 Ｂ／・・・算
出された水平または垂直／４リテイ、Ｃ・・・選択され
たメモリセル内の情報、Ｃ／・・・誤り検査後のメモリ
セルへＯ再書き込み情報。 出願人代理人 弁理士 鈴 圧式 彦第３図 第４図 ？０ 第５図
わるオンチップメモリ検査回路について説明するための
図、第４図および第５図はそれぞれこの発明の他の実施
例について説明するための図、第６図は従来のオンチッ
プメモリ検査回路について説明するための図である。 １４・・・スイッチング回路、Ａｉ＝Ａｉ・・・ワード
線選択アドレス信号％ Ａ＃Ｂ・・・検査ビット内の水
平または垂直ｔ４リティ情報 Ａ／ 、 Ｂ／・・・算
出された水平または垂直／４リテイ、Ｃ・・・選択され
たメモリセル内の情報、Ｃ／・・・誤り検査後のメモリ
セルへＯ再書き込み情報。 出願人代理人 弁理士 鈴 圧式 彦第３図 第４図 ？０ 第５図
Claims (3)
- （１）半導体基板上に水平垂直パリティ方式の誤り訂正
回路を設けたダイナミックＲＡＭにおいて、ワード線選
択アドレス信号に基づいて情報を反転させるか否かを選
択するスイッチング回路を設け、電源投入時に情報ビッ
トの情報と検査ビットの情報との相関を取ることを特徴
とするオンチップメモリ検査回路。 - （２）前記スイッチング回路は、ワード線選択アドレス
信号に基づいて検査ビットの情報を反転させるか否かを
選択し、検査ビットの初期設定を行なうものであること
を特徴とする特許請求の範囲第１項記載のオンチップメ
モリ検査回路。 - （３）前記スイッチング回路は、誤り訂正信号を前記ワ
ード線選択アドレス信号に対応して切を換えることによ
り、検査ビットの情報と情報ビットの情報との相関を取
るものであることを特徴とする特許請求の範囲第１項記
載のオンチップメモリ検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202387A JPH0685280B2 (ja) | 1985-09-12 | 1985-09-12 | オンチップメモリ検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202387A JPH0685280B2 (ja) | 1985-09-12 | 1985-09-12 | オンチップメモリ検査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6262499A true JPS6262499A (ja) | 1987-03-19 |
| JPH0685280B2 JPH0685280B2 (ja) | 1994-10-26 |
Family
ID=16456648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60202387A Expired - Lifetime JPH0685280B2 (ja) | 1985-09-12 | 1985-09-12 | オンチップメモリ検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685280B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013134617A (ja) * | 2011-12-26 | 2013-07-08 | Fujitsu Ltd | 回路エミュレーション装置、回路エミュレーション方法及び回路エミュレーションプログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182194A (ja) * | 1982-04-20 | 1983-10-25 | Nec Corp | ダイナミツクメモリ集積回路 |
-
1985
- 1985-09-12 JP JP60202387A patent/JPH0685280B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182194A (ja) * | 1982-04-20 | 1983-10-25 | Nec Corp | ダイナミツクメモリ集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013134617A (ja) * | 2011-12-26 | 2013-07-08 | Fujitsu Ltd | 回路エミュレーション装置、回路エミュレーション方法及び回路エミュレーションプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685280B2 (ja) | 1994-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |