JPH0325875B2 - - Google Patents
Info
- Publication number
- JPH0325875B2 JPH0325875B2 JP58171683A JP17168383A JPH0325875B2 JP H0325875 B2 JPH0325875 B2 JP H0325875B2 JP 58171683 A JP58171683 A JP 58171683A JP 17168383 A JP17168383 A JP 17168383A JP H0325875 B2 JPH0325875 B2 JP H0325875B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- mis transistor
- series circuits
- type mis
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、入力を選択する機能を有するスタテ
イツク半導体メモリ用センスアンプに関する。
イツク半導体メモリ用センスアンプに関する。
従来技術と問題点
スタテイツクRAMでは読出し時にデータバス
対に生ずる0.5V程度の微小電位差をセンスアン
プで増幅する。このセンスアンプが１チツプ当り
１箇設けられ、しかもメモリが第１図に示すよう
に複数の区分M1，M2……に分割されている場合
には、各メモリ区分M1，M2……からのデータバ
ス対DB，DBB（DBBはDBの反転）をトランス
フアーゲートTGで選択可能にまとめて共通のセ
ンスアンプSAに導入する必要が生ずる。１つの
メモリ区分Miは複数のメモリセルをマトリクス
状に配列したもので、高速化、低消費電力化を目
的とすれば区分数は増加する。
対に生ずる0.5V程度の微小電位差をセンスアン
プで増幅する。このセンスアンプが１チツプ当り
１箇設けられ、しかもメモリが第１図に示すよう
に複数の区分M1，M2……に分割されている場合
には、各メモリ区分M1，M2……からのデータバ
ス対DB，DBB（DBBはDBの反転）をトランス
フアーゲートTGで選択可能にまとめて共通のセ
ンスアンプSAに導入する必要が生ずる。１つの
メモリ区分Miは複数のメモリセルをマトリクス
状に配列したもので、高速化、低消費電力化を目
的とすれば区分数は増加する。
この他に各データバス対DB，DBB毎にセンス
アンプSAを設け、それらセンスアンプの出力側
で選択論理を組む方法もあるが、いずれにしても
選択されたメモリセルCELLの負荷は第２図に示
すようにビツト線対BL，BLB（BLBはBLの反
転）と、コラムトランスフアーゲートCTG及び
前記トランスフアゲートTGを通してデータバス
対DB，DBBとの和になるので、セルCELLの駆
動能力（gm）が小さいとセンスアンプ入力を定
常レベルにするのに時間がかかる欠点がある。特
にトランスフアゲートは選択状態でも完全にはオ
ンにならず、若干の抵抗を持つのでRC時定数を
生じ、信号伝播遅延を生じる。なおWLはワード
線で、フリツプフロツプからなるメモリセル
CELLはその入出力端がトランスフアゲートトラ
ンジスタQa，Qb（これらはフリツプフロツプの
負荷トランジスタでもある）を介してビツト線
BL，BLBへ、また該トランジスタQa，Qbのゲ
ートがワード線に接続される。
アンプSAを設け、それらセンスアンプの出力側
で選択論理を組む方法もあるが、いずれにしても
選択されたメモリセルCELLの負荷は第２図に示
すようにビツト線対BL，BLB（BLBはBLの反
転）と、コラムトランスフアーゲートCTG及び
前記トランスフアゲートTGを通してデータバス
対DB，DBBとの和になるので、セルCELLの駆
動能力（gm）が小さいとセンスアンプ入力を定
常レベルにするのに時間がかかる欠点がある。特
にトランスフアゲートは選択状態でも完全にはオ
ンにならず、若干の抵抗を持つのでRC時定数を
生じ、信号伝播遅延を生じる。なおWLはワード
線で、フリツプフロツプからなるメモリセル
CELLはその入出力端がトランスフアゲートトラ
ンジスタQa，Qb（これらはフリツプフロツプの
負荷トランジスタでもある）を介してビツト線
BL，BLBへ、また該トランジスタQa，Qbのゲ
ートがワード線に接続される。
発明の目的
本発明は、センスアンプ自体に複数の入力を選
択する機能を持たせて上記の欠点を解決しようと
するものである。
択する機能を持たせて上記の欠点を解決しようと
するものである。
発明の構成
本発明は、複数組の相補入力信号を受け、該相
補入力信号の組の中の一組の相補入力信号を選択
信号によつて選択して増幅するセンスアンプであ
つて、該センスアンプは、一組の前記した相補入
力信号の一方をゲートに受ける一導電型MISトラ
ンジスタと、前記選択信号をゲートに受ける一導
電型MISトランジスタとを直列接続した第１直列
回路を複数個と、前記相補入力信号の他方をゲー
トに受ける一導電型MISトランジスタと、前記選
択信号をゲートに受ける一導電型MISトランジス
タとを直列接続した第２直列回路を複数個と、複
数の前記第１直列回路と複数の前記第２直列回路
とに共通に設けられた帰還用の一導電型MISトラ
ンジスタと、複数の該第１直列回路に対して共通
に設けられた第１の反対導電型MISトランジスタ
と、複数の該第２直列回路に対して共通に設けら
れた第２の反対導電型MISトランジスタと、を具
備し、複数の前記第１直列回路は並列接続され、
複数の前記第２直列回路は並列接続され、複数の
該第１直列回路の一方の共通接続点と第１電源線
との間に前記第１の反対導電型MISトランジスタ
が接続され、複数の該第２直列回路の一方の共通
接続点と第１電源線との間に前記第２の反対導電
型MISトランジスタが接続され、複数の前記第
１、第２直列回路の他方の共通接続点と第２電源
線との間に前記帰還用の一導電型MISトランジス
タが接続され、該帰還用の一導電型MISトランジ
スタのゲートと前記第１の反対導電型MISトラン
ジスタのゲートと、前記第１直列回路の前記一方
の共通接続点とが共通接続され、前記第２直列回
路の前記一方の共通接続点から出力が取り出され
るようにしたことを特徴とするが、以下図示の実
施例を参照しながらこれを詳細に説明する。
補入力信号の組の中の一組の相補入力信号を選択
信号によつて選択して増幅するセンスアンプであ
つて、該センスアンプは、一組の前記した相補入
力信号の一方をゲートに受ける一導電型MISトラ
ンジスタと、前記選択信号をゲートに受ける一導
電型MISトランジスタとを直列接続した第１直列
回路を複数個と、前記相補入力信号の他方をゲー
トに受ける一導電型MISトランジスタと、前記選
択信号をゲートに受ける一導電型MISトランジス
タとを直列接続した第２直列回路を複数個と、複
数の前記第１直列回路と複数の前記第２直列回路
とに共通に設けられた帰還用の一導電型MISトラ
ンジスタと、複数の該第１直列回路に対して共通
に設けられた第１の反対導電型MISトランジスタ
と、複数の該第２直列回路に対して共通に設けら
れた第２の反対導電型MISトランジスタと、を具
備し、複数の前記第１直列回路は並列接続され、
複数の前記第２直列回路は並列接続され、複数の
該第１直列回路の一方の共通接続点と第１電源線
との間に前記第１の反対導電型MISトランジスタ
が接続され、複数の該第２直列回路の一方の共通
接続点と第１電源線との間に前記第２の反対導電
型MISトランジスタが接続され、複数の前記第
１、第２直列回路の他方の共通接続点と第２電源
線との間に前記帰還用の一導電型MISトランジス
タが接続され、該帰還用の一導電型MISトランジ
スタのゲートと前記第１の反対導電型MISトラン
ジスタのゲートと、前記第１直列回路の前記一方
の共通接続点とが共通接続され、前記第２直列回
路の前記一方の共通接続点から出力が取り出され
るようにしたことを特徴とするが、以下図示の実
施例を参照しながらこれを詳細に説明する。
発明の実施例
第３図は本発明の一実施例を示す回路図で、Ｃ
−MOSセンスアンプSAを例としたものである。
センスアンプSA本来の構成は、一対の相補的入
力端IN，、負荷となるＰチヤネルMOSトラン
ジスタQ1，Q2、ドライバとなるＮチヤネルMOS
トランジスタQ5，Q6、定電流源となるＮチヤネ
ルMOSトランジスタQ3、それに出力端OUTであ
るが、本回路では入力端INにＮチヤネルの直列
MOSトランジスタQ51，Q52をｘ組、同様に入力
端にもＮチヤネルの直列MOSトランジスタ
Q61，Q62をｘ組、それぞれが並列になるように
接続する。トランジスタQ51とQ61はアドレスデ
コーダの出力A1〜Axで制御され、またトランジ
スタQ52とQ62は入力S1〜Sxとその反転1〜で
制御される。
−MOSセンスアンプSAを例としたものである。
センスアンプSA本来の構成は、一対の相補的入
力端IN，、負荷となるＰチヤネルMOSトラン
ジスタQ1，Q2、ドライバとなるＮチヤネルMOS
トランジスタQ5，Q6、定電流源となるＮチヤネ
ルMOSトランジスタQ3、それに出力端OUTであ
るが、本回路では入力端INにＮチヤネルの直列
MOSトランジスタQ51，Q52をｘ組、同様に入力
端にもＮチヤネルの直列MOSトランジスタ
Q61，Q62をｘ組、それぞれが並列になるように
接続する。トランジスタQ51とQ61はアドレスデ
コーダの出力A1〜Axで制御され、またトランジ
スタQ52とQ62は入力S1〜Sxとその反転1〜で
制御される。
第３図から明らかなようにトランジスタQ51，
Q52はAi，Si（ｉ＝１〜ｘ）を２入力とするアン
ドゲートを構成し、またトランジスタQ61，Q62
は、Ai，を２入力とするアンドゲートを構成
する。従つて、アドレスデコーダ出力A1〜Axを
全てＬ（ロー）レベルにしておけばトランジスタ
Q51，Q61が全てオフでスタンバイ状態になるが、
入力Si，に対応するアドレスAiをＨ（ハイ）レ
ベルにすると入力端IN，はIN＝，＝siの
関係になり、それに応じた出力OUTが得られる。
Q52はAi，Si（ｉ＝１〜ｘ）を２入力とするアン
ドゲートを構成し、またトランジスタQ61，Q62
は、Ai，を２入力とするアンドゲートを構成
する。従つて、アドレスデコーダ出力A1〜Axを
全てＬ（ロー）レベルにしておけばトランジスタ
Q51，Q61が全てオフでスタンバイ状態になるが、
入力Si，に対応するアドレスAiをＨ（ハイ）レ
ベルにすると入力端IN，はIN＝，＝siの
関係になり、それに応じた出力OUTが得られる。
入力Si，は前述のDB，DBBまたはBL，
BLBであり、特に後者を入力とすればトランジ
スタQ51，Q61がコラムトランスフアーゲート
CTGに相当するコラムセンスアンプとなり、デ
ータバスを駆動しない分だけセルの負担を軽減で
きる。この場合複数のコラムセンスアンプの出力
を１つにまとめるには更に同様構成のセンスアン
プを１段用いればよい。尚、実施例ではＣ−
MOSについて説明したか、Ｎ−MOSについても
同様に適用できる。
BLBであり、特に後者を入力とすればトランジ
スタQ51，Q61がコラムトランスフアーゲート
CTGに相当するコラムセンスアンプとなり、デ
ータバスを駆動しない分だけセルの負担を軽減で
きる。この場合複数のコラムセンスアンプの出力
を１つにまとめるには更に同様構成のセンスアン
プを１段用いればよい。尚、実施例ではＣ−
MOSについて説明したか、Ｎ−MOSについても
同様に適用できる。
発明の効果
以上述べたように本発明によれば、センスアン
プ自体に入力の選択機能を持たせたので、ビツト
線を入力とするコラムセンスアンプとすればセル
の負担が軽くなり、またデータバスを入力とする
センスアンプにすればトランスフアゲートTGを
省略できるので読取り速度を速めることができ
る。またビツト線段階とデータバス段階で２層構
造に使用すると、配線もすつきりした、応答の速
い読出し系を構成できる。
プ自体に入力の選択機能を持たせたので、ビツト
線を入力とするコラムセンスアンプとすればセル
の負担が軽くなり、またデータバスを入力とする
センスアンプにすればトランスフアゲートTGを
省略できるので読取り速度を速めることができ
る。またビツト線段階とデータバス段階で２層構
造に使用すると、配線もすつきりした、応答の速
い読出し系を構成できる。
第１図および第２図はスタテイツクRAMの概
略説明図、第３図は本発明の一実施例を示す説明
図である。 図中、CELLはメモリセル、BL，BLBはビツ
ト線、DB，DBBはデータバス、SAはセンスア
ンプ、Q1〜Q3はアンプ本体、Q51，Q61はアドレ
スで制御されるトランジスタ、Q52，Q62はデー
タで制御されるトランジスタである。
略説明図、第３図は本発明の一実施例を示す説明
図である。 図中、CELLはメモリセル、BL，BLBはビツ
ト線、DB，DBBはデータバス、SAはセンスア
ンプ、Q1〜Q3はアンプ本体、Q51，Q61はアドレ
スで制御されるトランジスタ、Q52，Q62はデー
タで制御されるトランジスタである。
Claims (1)
- 【特許請求の範囲】 １ 複数組の相補入力信号を受け、該相補入力信
号の組の中の一組の相補入力信号を選択信号によ
つて選択して増幅するセンスアツプであつて、 該センスアツプは、 一組の前記した相補入力信号の一方をゲートに
受ける一導電型MISトランジスタと、前記選択信
号をゲートに受ける一導電型MISトランジスタと
を直列接続した第１直列回路を複数個と、 前記相補入力信号の他方をゲートに受ける一導
電型MISトランジスタと、前記選択信号をゲート
に受ける一導電型MISトランジスタとを直列接続
した第２直列回路を複数個と、 複数の前記第１直列回路と複数の前記第２直列
回路とに共通に設けられた帰還用の一導電型MIS
トランジスタと、 複数の該第１直列回路に対して共通に設けられ
た第１の反対導電型MISトランジスタと、 複数の該第２直列回路に対して共通に設けられ
た第２の反対導電型MISトランジスタとを具備
し、 複数の前記第１直列回路は並列接続され、 複数の前記第２直列回路は並列接続され、 複数の該第１直列回路の一方の共通接続点と第
１電源線との間に前記第１の反対導電型MISトラ
ンジスタが接続され、 複数の該第２直列回路の一方の共通接続点と第
１電源線との間に前記第２の反対導電型MISトラ
ンジスタが接続され、 複数の前記第１、第２直列回路の他方の共通接
続点と第２電源線との間に前記帰還用の一導電型
MISトランジスタが接続され、 該帰還用の一導電型MISトランジスタのゲート
と前記第１の反対導電型MISトランジスタのゲー
トと、前記第１直列回路の前記一方の共通接続点
とが共通接続され、 前記第２直列回路の前記一方の共通接続点から
出力が取り出されるようにした半導体メモリのセ
ンスアンプ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171683A JPS6063786A (ja) | 1983-09-17 | 1983-09-17 | センスアンプ |
| US06/648,507 US4634900A (en) | 1983-09-17 | 1984-09-10 | Sense amplifier |
| DE8484401825T DE3484669D1 (de) | 1983-09-17 | 1984-09-14 | Leseverstaerker. |
| KR1019840005607A KR890002960B1 (ko) | 1983-09-07 | 1984-09-14 | 센스 증폭기 |
| EP84401825A EP0136229B1 (en) | 1983-09-17 | 1984-09-14 | Sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171683A JPS6063786A (ja) | 1983-09-17 | 1983-09-17 | センスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6063786A JPS6063786A (ja) | 1985-04-12 |
| JPH0325875B2 true JPH0325875B2 (ja) | 1991-04-09 |
Family
ID=15927757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58171683A Granted JPS6063786A (ja) | 1983-09-07 | 1983-09-17 | センスアンプ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4634900A (ja) |
| EP (1) | EP0136229B1 (ja) |
| JP (1) | JPS6063786A (ja) |
| KR (1) | KR890002960B1 (ja) |
| DE (1) | DE3484669D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62167698A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 半導体記億装置 |
| JPS62170097A (ja) * | 1986-01-21 | 1987-07-27 | Fujitsu Ltd | 半導体記憶装置 |
| JP2514330B2 (ja) * | 1986-05-30 | 1996-07-10 | 日本テキサス・インスツルメンツ株式会社 | センスアンプ回路 |
| US4791324A (en) * | 1987-04-10 | 1988-12-13 | Motorola, Inc. | CMOS differential-amplifier sense amplifier |
| US5034636A (en) * | 1990-06-04 | 1991-07-23 | Motorola, Inc. | Sense amplifier with an integral logic function |
| EP0626693A3 (en) * | 1993-03-31 | 1995-03-22 | Sgs Thomson Microelectronics | Multiplex sense amplifier. |
| US5377143A (en) * | 1993-03-31 | 1994-12-27 | Sgs-Thomson Microelectronics, Inc. | Multiplexing sense amplifier having level shifter circuits |
| US5487048A (en) * | 1993-03-31 | 1996-01-23 | Sgs-Thomson Microelectronics, Inc. | Multiplexing sense amplifier |
| US5610573A (en) * | 1995-09-13 | 1997-03-11 | Lsi Logic Corporation | Method and apparatus for detecting assertion of multiple signals |
| US6160507A (en) * | 1996-05-13 | 2000-12-12 | Texas Instruments Incorporated | Current bit cell and switched current network formed of such cells |
| FR2748617B1 (fr) * | 1996-05-13 | 1998-08-14 | Texas Instruments France | Cellule de bit de courant et reseau a courant commute forme de telles cellules |
| KR100297324B1 (ko) | 1998-12-16 | 2001-08-07 | 김영환 | 반도체 집적회로의 증폭기 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593587A (en) * | 1978-12-29 | 1980-07-16 | Fujitsu Ltd | Sense amplifier circuit of mos memory |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3879621A (en) * | 1973-04-18 | 1975-04-22 | Ibm | Sense amplifier |
| US3953839A (en) * | 1975-04-10 | 1976-04-27 | International Business Machines Corporation | Bit circuitry for enhance-deplete ram |
| JPS6019599B2 (ja) * | 1977-06-13 | 1985-05-16 | 日本電気株式会社 | 相補型絶縁ゲ−ト半導体差動増幅回路 |
| JPS5616992A (en) * | 1979-07-20 | 1981-02-18 | Hitachi Ltd | Signal readout circuit |
| JPS5629889A (en) * | 1979-08-21 | 1981-03-25 | Seiko Epson Corp | Mos random access memory |
| US4376987A (en) * | 1980-08-18 | 1983-03-15 | Mcdonnell Douglas Corporation | Threshold referenced MNOS sense amplifier |
| JPS5838873B2 (ja) * | 1980-10-15 | 1983-08-25 | 富士通株式会社 | センス回路 |
| JPS5819760Y2 (ja) * | 1981-11-26 | 1983-04-22 | 株式会社東芝 | 半導体記憶装置 |
-
1983
- 1983-09-17 JP JP58171683A patent/JPS6063786A/ja active Granted
-
1984
- 1984-09-10 US US06/648,507 patent/US4634900A/en not_active Expired - Fee Related
- 1984-09-14 DE DE8484401825T patent/DE3484669D1/de not_active Expired - Fee Related
- 1984-09-14 KR KR1019840005607A patent/KR890002960B1/ko not_active IP Right Cessation
- 1984-09-14 EP EP84401825A patent/EP0136229B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593587A (en) * | 1978-12-29 | 1980-07-16 | Fujitsu Ltd | Sense amplifier circuit of mos memory |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0136229A3 (en) | 1988-03-30 |
| EP0136229A2 (en) | 1985-04-03 |
| US4634900A (en) | 1987-01-06 |
| JPS6063786A (ja) | 1985-04-12 |
| DE3484669D1 (de) | 1991-07-11 |
| KR890002960B1 (ko) | 1989-08-14 |
| KR850002638A (ko) | 1985-05-15 |
| EP0136229B1 (en) | 1991-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910000968B1 (ko) | 반도체 기억장치 | |
| US4931994A (en) | Static semiconductor memory with section and block sense amplifiers | |
| US5539691A (en) | Semiconductor memory device and method for reading and writing data therein | |
| US4758990A (en) | Resetting arrangement for a semiconductor integrated circuit device having semiconductor memory | |
| JPH0325875B2 (ja) | ||
| JPS63247992A (ja) | 集積メモリ回路 | |
| KR100290493B1 (ko) | 고속동작하는센스증폭기회로 | |
| JPH03176890A (ja) | 複数ポート半導体メモリ | |
| US5463580A (en) | Static semiconductor memory device having improved read operation margin and speed | |
| EP0090591B1 (en) | Semiconductor memory device | |
| US4974203A (en) | Arrangement and construction of an output control circuit in a semiconductor memory device | |
| JPH1031892A (ja) | 半導体メモリ装置及びその電源供給方式 | |
| KR100474553B1 (ko) | 이중데이타버스라인센스앰프를갖는반도체메모리장치 | |
| JPH04263195A (ja) | 半導体記憶装置 | |
| JPH0869694A (ja) | センスアンプ | |
| JPS6292199A (ja) | メモリ回路 | |
| JPH07312548A (ja) | データの増幅および保持用回路装置 | |
| JPH05159578A (ja) | メモリ回路 | |
| JPS6314396A (ja) | 半導体記憶装置 | |
| JPS6310517B2 (ja) | ||
| JPS60150291A (ja) | メモリ回路の読み出し方法 | |
| JPH06103773A (ja) | 半導体記憶装置 | |
| JPS63197090A (ja) | 半導体記憶装置 | |
| JPS60226092A (ja) | センスアンプ | |
| JPH0973790A (ja) | センスアンプ、半導体記憶装置、及びデータ処理装置 |