JPS62293596A - 連想記憶装置 - Google Patents
連想記憶装置Info
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- JPS62293596A JPS62293596A JP13504486A JP13504486A JPS62293596A JP S62293596 A JPS62293596 A JP S62293596A JP 13504486 A JP13504486 A JP 13504486A JP 13504486 A JP13504486 A JP 13504486A JP S62293596 A JPS62293596 A JP S62293596A
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- memory cell
- associative memory
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- 238000001514 detection method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野）
本発明は連想記憶装置に関するものである。
（従来の技術）
第３図は従来の連想記憶装置の１ワ一ド分の構成を示す
ブロック図である。同図において、３１はデコーダ、３
２は１ワードをｎビットとする連想メモリセルアレイ、
３３はワード単位の一致検出信号をプリチャージおよび
増幅するためのセンスアンプ、３４は連想メモリセルへ
のデータ書き込み用ワード線、Ｂ１３５．Ｂ’１３６（
ｉ＝１〜ｎ）はビット線、３７はｎビットのビット線の
入力データと記憶データとのワード単位の比較結果出力
、３８はセンスアンプ３３のプリチャージ信号、３９は
入力データと一致する記憶データを持つワードが存在す
るかどうかを検出する一致検出信号である。
ブロック図である。同図において、３１はデコーダ、３
２は１ワードをｎビットとする連想メモリセルアレイ、
３３はワード単位の一致検出信号をプリチャージおよび
増幅するためのセンスアンプ、３４は連想メモリセルへ
のデータ書き込み用ワード線、Ｂ１３５．Ｂ’１３６（
ｉ＝１〜ｎ）はビット線、３７はｎビットのビット線の
入力データと記憶データとのワード単位の比較結果出力
、３８はセンスアンプ３３のプリチャージ信号、３９は
入力データと一致する記憶データを持つワードが存在す
るかどうかを検出する一致検出信号である。
書き込み動作は、デコーダ２１によってワード線２４が
選択される。選択されたワード線２４ではビット線Ｂ１
３５．Ｂ’１３６（ｉ ＝ １〜ｎ）の入力データを連
想メモリセルに書き込みが行なわれる。連想メモリセル
は通常、スタティック型ランダムアクセスメモリ（ＳＲ
ＡＭと略す）のセルと比較回路とで構成されているため
、書き込みのデータはＳ ＲＡＭのセルで記憶される。
選択される。選択されたワード線２４ではビット線Ｂ１
３５．Ｂ’１３６（ｉ ＝ １〜ｎ）の入力データを連
想メモリセルに書き込みが行なわれる。連想メモリセル
は通常、スタティック型ランダムアクセスメモリ（ＳＲ
ＡＭと略す）のセルと比較回路とで構成されているため
、書き込みのデータはＳ ＲＡＭのセルで記憶される。
比較動作は入力データをビット線Ｂ ｉ３５． Ｂ ’
ｉ３６に転送する前に、各ワードごとにプリチャージ信
号３８によりセンスアンプ３３はワード単位の比較結果
３４を所定の電位にプリチャージしておく。そして入力
データがビット線Ｂ ｉ３５． Ｂ ’ ｉ３６に転送
して、各ワードごとに記憶データと比較動作が行なわれ
る。
ｉ３６に転送する前に、各ワードごとにプリチャージ信
号３８によりセンスアンプ３３はワード単位の比較結果
３４を所定の電位にプリチャージしておく。そして入力
データがビット線Ｂ ｉ３５． Ｂ ’ ｉ３６に転送
して、各ワードごとに記憶データと比較動作が行なわれ
る。
たとえば、ワード単位の比較結果３４を“Ｈ”レベルに
プリチャージして、連想メモリセルを各ビットごとに不
一致ならば＋１ Ｌ １１レベルを出力し、一致ならば
高インピーダンス状態にするように構成しておれば、ワ
ード単位の比較結果３４は、ワード単位で一致ならば比
較結果３４は高インピーダンスであり、ワード単位で不
一致ならば比較結果３４は１１Ｌ”レベルとなる。
プリチャージして、連想メモリセルを各ビットごとに不
一致ならば＋１ Ｌ １１レベルを出力し、一致ならば
高インピーダンス状態にするように構成しておれば、ワ
ード単位の比較結果３４は、ワード単位で一致ならば比
較結果３４は高インピーダンスであり、ワード単位で不
一致ならば比較結果３４は１１Ｌ”レベルとなる。
比較結果３４が高インピーダンスならば、プリチャージ
の電位を保持して比較結果３４は゛′Ｈ″レベルとなる
。
の電位を保持して比較結果３４は゛′Ｈ″レベルとなる
。
ワード単位の比較結果３４の電位の確定によって、一致
検出信号３９が確定する。
検出信号３９が確定する。
比較動作時において、各ワードごとに比較結果３４を入
力データと記憶データとの比較を行なう前にＩＩ ＨＴ
ｌレベルにプリチャージし、そして比較後、比較結果は
“Ｈ”か“Ｌ Ｉｔのいずれかのレベルに確定するが、
ワード単位で不一致ならば、比較結果３４は１１ Ｌ
３ルベルとなり、１サイクル内で充放電を行なうことに
なり、消費電力の増大につながる。
力データと記憶データとの比較を行なう前にＩＩ ＨＴ
ｌレベルにプリチャージし、そして比較後、比較結果は
“Ｈ”か“Ｌ Ｉｔのいずれかのレベルに確定するが、
ワード単位で不一致ならば、比較結果３４は１１ Ｌ
３ルベルとなり、１サイクル内で充放電を行なうことに
なり、消費電力の増大につながる。
また、１ワード当りのビット長を拡張したり、ワード数
を拡張したりすることで、寄生容量も増加するため、上
記のような方式では消費電力の増大を招く問題点がある
。
を拡張したりすることで、寄生容量も増加するため、上
記のような方式では消費電力の増大を招く問題点がある
。
（発明が解決しようとする問題点）
従来の連想記憶装置の構成では、比較動作時において、
各ワード単位での比較結果出力は毎サイクルごとに充放
電を繰返すために消費電力の増大を招いている。特に１
ワードのビット長を大きくした場合、およびワード数の
増加をはかったときには、消費電力が増大して連想記憶
装置の大容量化に大きな障害となっていた。
各ワード単位での比較結果出力は毎サイクルごとに充放
電を繰返すために消費電力の増大を招いている。特に１
ワードのビット長を大きくした場合、およびワード数の
増加をはかったときには、消費電力が増大して連想記憶
装置の大容量化に大きな障害となっていた。
本発明の目的は、従来の欠点を解消し、比較動作時に低
消費電力化がはかられている連想記憶装置を提供するこ
とである。
消費電力化がはかられている連想記憶装置を提供するこ
とである。
（問題点を解決するための手段）
本発明の連想記憶装置は、１ワードをｎビットで構成す
る連想記憶装置において、ｎビットのデータを書き込む
ためのワードの選択を行なうデコーダと、１ワードをｍ
ビットで構成する第１の連想メモリセルアレイと、この
第１の連想メモリセルアレイの比較結果を検出する第１
のセンスアンプと、この第１のセンスアンプの出力を用
いて比較動作を行なう１ワードを（ｎ−ｍ）ビットとす
る第２の連想メモリセルアレイと、この第２の連想メモ
リセルアレイの比較結果を、第１のセンスアンプ出力に
応じて検出する第２のセンスアンプとを備えたものであ
る。
る連想記憶装置において、ｎビットのデータを書き込む
ためのワードの選択を行なうデコーダと、１ワードをｍ
ビットで構成する第１の連想メモリセルアレイと、この
第１の連想メモリセルアレイの比較結果を検出する第１
のセンスアンプと、この第１のセンスアンプの出力を用
いて比較動作を行なう１ワードを（ｎ−ｍ）ビットとす
る第２の連想メモリセルアレイと、この第２の連想メモ
リセルアレイの比較結果を、第１のセンスアンプ出力に
応じて検出する第２のセンスアンプとを備えたものであ
る。
（作 用）
本発明は上記構成により、比較動作時に、第１の連想メ
モリセルアレイで一致したワードについてだけ第２の連
想メモリセルアレイおよび第２のセンスアンプを動作さ
せるために、低消費電力がはかられ、またワード数の拡
張および、１ワード当りのビット数の拡張を行なっても
低消費電力化がはかれる。
モリセルアレイで一致したワードについてだけ第２の連
想メモリセルアレイおよび第２のセンスアンプを動作さ
せるために、低消費電力がはかられ、またワード数の拡
張および、１ワード当りのビット数の拡張を行なっても
低消費電力化がはかれる。
（実施例）
本発明の一実施例を第１図および第２図に基づいて説明
する。
する。
第１図は本発明の連想記憶装置の１ワ一ド分の構成を示
すブロック図である。
すブロック図である。
同図において、１はデコーダ、２は１ワードをｍビット
とする第１の連想メモリセルアレイ、３はｍビットを１
ワードとする場合のワード単位の比較結果出力をプリチ
ャージおよび増幅するためのセンスアンプ、４は１ワー
ドを（ｎ −ｍ ）ビットとする第２の連想メモリセル
アレイ、５は（ｎ −ｍ）ビットを１ワードとする場合
のワード単位の比較結果出力をプリチャージおよび増幅
するためのセンスアンプ、６は連想メモリセルへの書き
込み用ワード線、７，８はビット線Ｂｉ、Ｂ’１（ｉ＝
１〜ｎ）、９はｍビットのピッ、ト線のデータと記憶デ
ータとのワード単位の比較結果出力、１０はｍビット分
の比較結果出力９が一致状態のときに選択される一致検
出用ワード線、１１は（ｎ−ｍ）ビットのビット線のデ
ータと記憶データとのワード単位の比較結果出力、１２
はｍビット分の比較結果出力９をプリチャージする第１
のプリチャージ信号。
とする第１の連想メモリセルアレイ、３はｍビットを１
ワードとする場合のワード単位の比較結果出力をプリチ
ャージおよび増幅するためのセンスアンプ、４は１ワー
ドを（ｎ −ｍ ）ビットとする第２の連想メモリセル
アレイ、５は（ｎ −ｍ）ビットを１ワードとする場合
のワード単位の比較結果出力をプリチャージおよび増幅
するためのセンスアンプ、６は連想メモリセルへの書き
込み用ワード線、７，８はビット線Ｂｉ、Ｂ’１（ｉ＝
１〜ｎ）、９はｍビットのピッ、ト線のデータと記憶デ
ータとのワード単位の比較結果出力、１０はｍビット分
の比較結果出力９が一致状態のときに選択される一致検
出用ワード線、１１は（ｎ−ｍ）ビットのビット線のデ
ータと記憶データとのワード単位の比較結果出力、１２
はｍビット分の比較結果出力９をプリチャージする第１
のプリチャージ信号。
１３は（ｎ−ｍ）ビット分の比較結果出力１１をプリチ
ャージする第２のプリチャージ信号、１４はｎビットの
入力データと一致する記憶データを持つワードが存在す
るかどうかを検出する一致検出信号である。
ャージする第２のプリチャージ信号、１４はｎビットの
入力データと一致する記憶データを持つワードが存在す
るかどうかを検出する一致検出信号である。
第２図は本発明の連想記憶装置の１ワ一ド分の具体的な
回路構成を示す回路図である。
回路構成を示す回路図である。
同図において、１５は第１の連想メモリセル、１６は第
２の連想メモリセル、 １７．１８はプリチャージ回路
、１９．２０はトライスティトインバータバッファであ
る。
２の連想メモリセル、 １７．１８はプリチャージ回路
、１９．２０はトライスティトインバータバッファであ
る。
次に動作について説明する。書き込み動作は、書き込み
信号２１が“Ｈ”レベルになるとデコーダ１により書き
込まれるワード線６が選択されて１４ Ｈｒｅレベルと
なり、連想メモリセル１５．１６のトランスファゲート
を溝道状態として、ビット線Ｂｉ７゜Ｂ’ｉ８に転送さ
れた書き込みデータを取り込み、２個のインバータで構
成されたインバータに記憶される。
信号２１が“Ｈ”レベルになるとデコーダ１により書き
込まれるワード線６が選択されて１４ Ｈｒｅレベルと
なり、連想メモリセル１５．１６のトランスファゲート
を溝道状態として、ビット線Ｂｉ７゜Ｂ’ｉ８に転送さ
れた書き込みデータを取り込み、２個のインバータで構
成されたインバータに記憶される。
比較動作では、ｎビットの入力データがビット線Ｂｉ７
．Ｂ’ｉ８に転送される前に、プリチャージ信号１２．
１３によりプリチャージ回路１７．１８を動作させて、
比較結果９，１１をプリチャージしておく。
．Ｂ’ｉ８に転送される前に、プリチャージ信号１２．
１３によりプリチャージ回路１７．１８を動作させて、
比較結果９，１１をプリチャージしておく。
プリチャージ終了後、ビット線Ｂｉ７．Ｂ’ｉ８に入力
データを転送して各ワード毎に比較動作が行なわれる。
データを転送して各ワード毎に比較動作が行なわれる。
まず、第１の連想メモリセルアレイ２ではｍビットの入
力データと記憶データで不一致ならば、比較結果９は“
Ｌ”レベルとなり、一致ならば比較結果９は“Ｈ”レベ
ルとなる。トライスティトバッファ１９はプリチャージ
動作が終了すると動作状態となり、比較結果９の電位に
応じて、比較結果９がＩｔ Ｈ１ルベルならば、−数構
出用ワード線１０はＲＬ １ルベルを出力し、比較結果
９が“Ｌ”レベルならば一数構出用ワード線１０は“Ｈ
”レベルを出力する。
力データと記憶データで不一致ならば、比較結果９は“
Ｌ”レベルとなり、一致ならば比較結果９は“Ｈ”レベ
ルとなる。トライスティトバッファ１９はプリチャージ
動作が終了すると動作状態となり、比較結果９の電位に
応じて、比較結果９がＩｔ Ｈ１ルベルならば、−数構
出用ワード線１０はＲＬ １ルベルを出力し、比較結果
９が“Ｌ”レベルならば一数構出用ワード線１０は“Ｈ
”レベルを出力する。
一致検出用ワード１ＪｆｉｏがＩ′Ｈ”レベルならば、
第２のセンスアンプ５を非動作状態にしてトライスティ
トバッファ２０の出力を高インピーダンス状態にしてい
る。一方一致検出用ワード線１０が１１Ｌ”レベルなら
ば、第２のセンスアンプ５は動作状態となり第２の連想
メモリセルアレイ４では（ｎ−ｍ）ビットの入力データ
と記憶データで不一致ならば。
第２のセンスアンプ５を非動作状態にしてトライスティ
トバッファ２０の出力を高インピーダンス状態にしてい
る。一方一致検出用ワード線１０が１１Ｌ”レベルなら
ば、第２のセンスアンプ５は動作状態となり第２の連想
メモリセルアレイ４では（ｎ−ｍ）ビットの入力データ
と記憶データで不一致ならば。
比較結果出力１１はｒｉｂ”レベルとなり、一致ならば
比較結果出力１１はｉｔ Ｈｕレベルとなる。比較結果
出力１１の電位に応じて、第２のセンスアンプ５が一致
検出信号を生成する。すなわち、−数構出信号１４は一
致ワードがある場合１１ Ｌ Ｉ＋レベルとなり、一致
ワードがない場合には“Ｈ”レベルとなる。
比較結果出力１１はｉｔ Ｈｕレベルとなる。比較結果
出力１１の電位に応じて、第２のセンスアンプ５が一致
検出信号を生成する。すなわち、−数構出信号１４は一
致ワードがある場合１１ Ｌ Ｉ＋レベルとなり、一致
ワードがない場合には“Ｈ”レベルとなる。
上記のように、本発明の連想記憶装置では、ｎビットの
データのうちｍビットのデータの比較動作を行ない、一
致するワードがあれば、残りの（ｎ−ｍ）ビットについ
て比較動作を行なって、−数構出信号１４を生成してい
る。一致しないワードについては、残りの（ｎ−ｍ）ビ
ットについては比較動作に関係なく第２のセンスアンプ
５を非動作状態にするため、第２のセンスアンプ５の出
力は高インピーダンス状態としている。これによって。
データのうちｍビットのデータの比較動作を行ない、一
致するワードがあれば、残りの（ｎ−ｍ）ビットについ
て比較動作を行なって、−数構出信号１４を生成してい
る。一致しないワードについては、残りの（ｎ−ｍ）ビ
ットについては比較動作に関係なく第２のセンスアンプ
５を非動作状態にするため、第２のセンスアンプ５の出
力は高インピーダンス状態としている。これによって。
比較動作時に、一致しないワードに関して動作させない
ため、低消費電力化がはかれる。
ため、低消費電力化がはかれる。
（発明の効果）
本発明によれば、連想記憶装置の比較動作時の大幅な低
消費電力化がはかれ、１ワード当りのビット長の拡張お
よびワード数の拡張に対しても低消費電力化が保たれる
ため大容量化が実現でき、実用上の効果は大なるものが
ある。
消費電力化がはかれ、１ワード当りのビット長の拡張お
よびワード数の拡張に対しても低消費電力化が保たれる
ため大容量化が実現でき、実用上の効果は大なるものが
ある。
第１図は本発明の一実施例における連想記憶装置の１ワ
一ド分のブロック構成図、第２図は本発明の連想記憶装
置の１ワ一ド分の回路図、第３図は従来の連想記憶装置
の１ワ一ド分のブロック構成図である。 １・・・デコーダ、 ２，４・・・連想メモリセルアレ
イ、 ３，５・・・センスアンプ、 ６゜１０・・・
ワード線、 ７，８・・−、ビット線、 ９゜１１
・・比較結果出力、 １２．１３・・・プリチャージ信
号、 Ｉ４・・・−数構出信号、 １５．１６・・・
連想メモリセル、 １７．１８・・・プリチャージ回路
、１９．２０・・・トライスティトインバータバッファ
、 ２１・・・書き込み信号。
一ド分のブロック構成図、第２図は本発明の連想記憶装
置の１ワ一ド分の回路図、第３図は従来の連想記憶装置
の１ワ一ド分のブロック構成図である。 １・・・デコーダ、 ２，４・・・連想メモリセルアレ
イ、 ３，５・・・センスアンプ、 ６゜１０・・・
ワード線、 ７，８・・−、ビット線、 ９゜１１
・・比較結果出力、 １２．１３・・・プリチャージ信
号、 Ｉ４・・・−数構出信号、 １５．１６・・・
連想メモリセル、 １７．１８・・・プリチャージ回路
、１９．２０・・・トライスティトインバータバッファ
、 ２１・・・書き込み信号。
Claims (1)
- １ワードをｎビットで構成する連想記憶装置において、
ｎビットのデータを書き込むためのワードの選択を行な
うデコーダと、１ワードをｍビットで構成する第１の連
想メモリセルアレイと、前記第１の連想メモリセルアレ
イの比較結果を検出する第１のセンスアンプと、前記第
１のセンスアンプの出力を用いて比較動作を行なう１ワ
ードを（ｎ−ｍ）ビットとする第２の連想メモリセルア
レイと、前記第２の連想メモリセルアレイの比較結果を
、前記第１のセンスアンプ出力に応じて検出する第２の
センスアンプとを備えたことを特徴とする連想記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13504486A JPS62293596A (ja) | 1986-06-12 | 1986-06-12 | 連想記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13504486A JPS62293596A (ja) | 1986-06-12 | 1986-06-12 | 連想記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293596A true JPS62293596A (ja) | 1987-12-21 |
Family
ID=15142625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13504486A Pending JPS62293596A (ja) | 1986-06-12 | 1986-06-12 | 連想記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293596A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05282877A (ja) * | 1992-01-17 | 1993-10-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
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| US10373684B2 (en) | 2017-06-22 | 2019-08-06 | Renesas Electronics Corporation | Semiconductor device |
-
1986
- 1986-06-12 JP JP13504486A patent/JPS62293596A/ja active Pending
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