JPS6257196A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS6257196A JPS6257196A JP60196507A JP19650785A JPS6257196A JP S6257196 A JPS6257196 A JP S6257196A JP 60196507 A JP60196507 A JP 60196507A JP 19650785 A JP19650785 A JP 19650785A JP S6257196 A JPS6257196 A JP S6257196A
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- bit line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係り、特にメモリセルデータ
の物理的状態と論理的状態の一致が要求される半導体メ
モリのデータ正転・反転回路に関する。
の物理的状態と論理的状態の一致が要求される半導体メ
モリのデータ正転・反転回路に関する。
ＥＦＲＯＭ （紫外線消去・再書き込み可能な読出し専
用メモリ）とかＥＥＦＲＯＭ （電気的消去・再書き込
み可能な読み出し専用メモリ）などの不揮発性メモリに
おいては、メモリセルデータの物理的状態と論理的状態
の一致が要求され、たとえばメモリセルトランジスタの
フローティングブート内に電荷が蓄積されていない消去
状態がデータ″′１１と決められる。このような不揮発
性メモリ，たとえばＥＰＲＯＭにオーグンビットライン
方式を採用した場合、カラムセンスアンプ周辺は第５図
に示すような構成になる。即ち、ラッチ型の差動センス
アンプＳＡにオープンビットライン方式でビット線ＢＬ
、ＢＬが接続されており、一方のビット線ＢＬには多数
のメモリセルＭＣ・・・（代表的に１個のみ図示してい
る）と１個の基準セルＲＣが接続されておシ、同様に他
方のビット線ＢＬにも多数のメモリセルＭＣ・・・と１
個の基準セルＲＣが接続されており、これらはそれぞれ
ワード線ＷＬ・・・により選択される。５０はセンスア
ン７’ＳＡの出力データの論理レベルをそのまま又は反
転させるためのデータ正転・反転回路でｌ）、その出力
データは出力バッファ５１を経てデータ出力端子５２に
読み出される。上記データ正転・反転回路５０は、入力
端と出力端との間にビット線ＢＬ側メモリセル選択時に
与えられる制御信号Ａ、によりダート制御されるトラン
スファゲート５３が接続されておシ、また上記入出力端
間にインバータ回路５４とビット線ＢＬ側メモリセル選
択時に与えられる制御信号Ａ、によりダート制御される
トランスファゲート５５とが直列に接続されている。Ｐ
Ｒはビット線プリチャージ・イコライズ回路であり、プ
リチャージ用のトランスファダートＱ１とＱ２とイコラ
イズ用のトランスファゲートＱ３とからなり、プリチャ
ーソノ４ルスφｐｉｔが印加される。
用メモリ）とかＥＥＦＲＯＭ （電気的消去・再書き込
み可能な読み出し専用メモリ）などの不揮発性メモリに
おいては、メモリセルデータの物理的状態と論理的状態
の一致が要求され、たとえばメモリセルトランジスタの
フローティングブート内に電荷が蓄積されていない消去
状態がデータ″′１１と決められる。このような不揮発
性メモリ，たとえばＥＰＲＯＭにオーグンビットライン
方式を採用した場合、カラムセンスアンプ周辺は第５図
に示すような構成になる。即ち、ラッチ型の差動センス
アンプＳＡにオープンビットライン方式でビット線ＢＬ
、ＢＬが接続されており、一方のビット線ＢＬには多数
のメモリセルＭＣ・・・（代表的に１個のみ図示してい
る）と１個の基準セルＲＣが接続されておシ、同様に他
方のビット線ＢＬにも多数のメモリセルＭＣ・・・と１
個の基準セルＲＣが接続されており、これらはそれぞれ
ワード線ＷＬ・・・により選択される。５０はセンスア
ン７’ＳＡの出力データの論理レベルをそのまま又は反
転させるためのデータ正転・反転回路でｌ）、その出力
データは出力バッファ５１を経てデータ出力端子５２に
読み出される。上記データ正転・反転回路５０は、入力
端と出力端との間にビット線ＢＬ側メモリセル選択時に
与えられる制御信号Ａ、によりダート制御されるトラン
スファゲート５３が接続されておシ、また上記入出力端
間にインバータ回路５４とビット線ＢＬ側メモリセル選
択時に与えられる制御信号Ａ、によりダート制御される
トランスファゲート５５とが直列に接続されている。Ｐ
Ｒはビット線プリチャージ・イコライズ回路であり、プ
リチャージ用のトランスファダートＱ１とＱ２とイコラ
イズ用のトランスファゲートＱ３とからなり、プリチャ
ーソノ４ルスφｐｉｔが印加される。
次に、上記構成を有するメモリの動作について第６図を
参照して説明する。先ず、アドレス切り換わシ時の変化
に同期してビット線プリチャージパルスφＰＩが生成さ
れ、ビット線プリチャージ・イコライズ回路ＰＲがビッ
ト線ＢＬ、ＢＬをプリチャージすると共にイコライズす
る。同時にセンスラッチ信号φＬが非アクテイブ状態に
なシ、センスアンプ８人のラッチは解除される。
参照して説明する。先ず、アドレス切り換わシ時の変化
に同期してビット線プリチャージパルスφＰＩが生成さ
れ、ビット線プリチャージ・イコライズ回路ＰＲがビッ
ト線ＢＬ、ＢＬをプリチャージすると共にイコライズす
る。同時にセンスラッチ信号φＬが非アクテイブ状態に
なシ、センスアンプ８人のラッチは解除される。
上記プリチャージの終了後、ビット線ＢＬ側のメモリセ
ルＭＣ（またはビット線ＢＬ側のメモリセルＭＣ）とビ
ット線ＢＬ側の基準セルＲＣ（またはビット線ＢＬ側の
基準セルＲＣ）が選択され、それぞれのコンダクタンス
にしたがってビット線ＢＬ、ＢＬの電位が降下を始める
（フリーランニング状態）。そして、ある時間後ニセン
スラッチ信号φＬがアクティブ状態になり、このときま
でにビット線ＢＬ、ＢＬ間に生じていた電位差がセンス
アン７”ＳＡによりセンス増幅されてラッチされる。
ルＭＣ（またはビット線ＢＬ側のメモリセルＭＣ）とビ
ット線ＢＬ側の基準セルＲＣ（またはビット線ＢＬ側の
基準セルＲＣ）が選択され、それぞれのコンダクタンス
にしたがってビット線ＢＬ、ＢＬの電位が降下を始める
（フリーランニング状態）。そして、ある時間後ニセン
スラッチ信号φＬがアクティブ状態になり、このときま
でにビット線ＢＬ、ＢＬ間に生じていた電位差がセンス
アン７”ＳＡによりセンス増幅されてラッチされる。
なお、基準セルＲＣのコンダクタンスは、メモリセルＭ
Ｃ・・・の″′１″状態（消去状態）のコンダクタンス
よシは大きく、＠０″状態（書き込み状態）のコンダク
タンスよシは小さい。
Ｃ・・・の″′１″状態（消去状態）のコンダクタンス
よシは大きく、＠０″状態（書き込み状態）のコンダク
タンスよシは小さい。
ところで、ビット線ＢＬ側のメモリセルＭＣを選択した
ときに′１”状態をセンスした場合とビット線ＢＬ＠の
メモリセルＭＣを選択したときに“Ｏ″状態センスした
場合とはセンスアンプ８人の出力データが同一になる。
ときに′１”状態をセンスした場合とビット線ＢＬ＠の
メモリセルＭＣを選択したときに“Ｏ″状態センスした
場合とはセンスアンプ８人の出力データが同一になる。
したがりて、メモリセルデータの物理的状態と論理的状
態とを対応させるためには、センスアンプＳＡの左右の
アドレス選択に応じてセンスアンプＳＡの出力データを
データ正転・反転回路５ｏにょシそのまま通過させ、あ
るいは反転させる必要がある。
態とを対応させるためには、センスアンプＳＡの左右の
アドレス選択に応じてセンスアンプＳＡの出力データを
データ正転・反転回路５ｏにょシそのまま通過させ、あ
るいは反転させる必要がある。
上記のようなオープンビットライン方式は、ビットライ
ンの寄生容量がセンスアンプの左右で等価になるので、
比較的小さなビット線間電位差もセンス可能であシ、メ
モリセルが低コンダクタンスになる可能性のある大容量
高集積メモリには有利である。
ンの寄生容量がセンスアンプの左右で等価になるので、
比較的小さなビット線間電位差もセンス可能であシ、メ
モリセルが低コンダクタンスになる可能性のある大容量
高集積メモリには有利である。
ところで、前述したようなメモリには次に述べるような
問題がある。アドレスが変化した後、ワード線選択から
センスアンプＳＡの出力応答までのタイミングとデータ
正転・反転回路５０にダート制御入力信号Ａ、またはＡ
ｏが与えられるまでのタイミングとは必らずしも同じで
はない。したがって、ダート制御入力信号Ａ、または人
◎の方がセンスアンプＳＡの出力応答よシ早いタイミン
グｔ！で変化すると、データ正転・反転回路５０のデー
タ出力が一度反転し、こののちセンスアン７’８Ａの出
力変化のタイミングｔ２で正規の出力データレベルにな
る。逆に、ダート制御入力信号ＡＯまたはＡ、の方がセ
ンスアンｆｓｋの出力応答よシ遅いタイミングｔ３で変
化すると、データ正転・反転回路５０の出力がセンスア
ンプＳＡの出力変化のタイミング１．で一度変化し、さ
らに前記タイミングｔ３で正規の出力ｆ−タレペルにな
る。このようにデータ正転・反転回路５０の出力に生じ
るノ臂ルス状の変化波形は出力バッファ５１を経てデー
タ出力端子５２に現われる。このデータ出力端子５２は
、通常はパスラインなどのように容量の大きな負荷を駆
動することが多く、前記のような・母ルス状の変化波形
により大電流が発生し、この大電流のピークがメモリの
電源線に雑音成分を誘導してメモリの誤動作の誘因とな
るおそれがある。
問題がある。アドレスが変化した後、ワード線選択から
センスアンプＳＡの出力応答までのタイミングとデータ
正転・反転回路５０にダート制御入力信号Ａ、またはＡ
ｏが与えられるまでのタイミングとは必らずしも同じで
はない。したがって、ダート制御入力信号Ａ、または人
◎の方がセンスアンプＳＡの出力応答よシ早いタイミン
グｔ！で変化すると、データ正転・反転回路５０のデー
タ出力が一度反転し、こののちセンスアン７’８Ａの出
力変化のタイミングｔ２で正規の出力データレベルにな
る。逆に、ダート制御入力信号ＡＯまたはＡ、の方がセ
ンスアンｆｓｋの出力応答よシ遅いタイミングｔ３で変
化すると、データ正転・反転回路５０の出力がセンスア
ンプＳＡの出力変化のタイミング１．で一度変化し、さ
らに前記タイミングｔ３で正規の出力ｆ−タレペルにな
る。このようにデータ正転・反転回路５０の出力に生じ
るノ臂ルス状の変化波形は出力バッファ５１を経てデー
タ出力端子５２に現われる。このデータ出力端子５２は
、通常はパスラインなどのように容量の大きな負荷を駆
動することが多く、前記のような・母ルス状の変化波形
により大電流が発生し、この大電流のピークがメモリの
電源線に雑音成分を誘導してメモリの誤動作の誘因とな
るおそれがある。
また、特にオープンビットライン方式のメモリにおいて
は、メモリセル選択前にプリチャージパルスφＰｉによ
りビット線Ｂｌ、、ＢＬの充、電とイコライズ（等電位
化）を行なうことが必要であり、このプリチャージ期間
にセンスアンプＳＡの出力は必らず一定の論理レベルに
なる。
は、メモリセル選択前にプリチャージパルスφＰｉによ
りビット線Ｂｌ、、ＢＬの充、電とイコライズ（等電位
化）を行なうことが必要であり、このプリチャージ期間
にセンスアンプＳＡの出力は必らず一定の論理レベルに
なる。
したがって、プリチャージ期間からセンス増幅期間にか
けてデータ出力端子５２に得られる出力データは最悪の
場合に振幅変化回数の多い複雑な波形になシ、電源線に
雑音ノクルスを誘導し、これによってグリチャージパル
スの誤発生をきたすという帰還が生じてメモリの誤動作
をきたすおそれがある。
けてデータ出力端子５２に得られる出力データは最悪の
場合に振幅変化回数の多い複雑な波形になシ、電源線に
雑音ノクルスを誘導し、これによってグリチャージパル
スの誤発生をきたすという帰還が生じてメモリの誤動作
をきたすおそれがある。
本発明は上記の事情に鑑みてなされたもので、データ出
力に不要な振幅変化が生じないようにセンスアンプ出力
を正転・反転処理可能であシ、メモリ動作の信頼性を向
上し得る半導体メモリを提供するものである。
力に不要な振幅変化が生じないようにセンスアンプ出力
を正転・反転処理可能であシ、メモリ動作の信頼性を向
上し得る半導体メモリを提供するものである。
即ち、本発明はオープンビットライン方式あるいはフォ
ールデッドビットライン方式を有し、メモリセルデータ
の物理的状態と論理的状態とを一致させるためにセンス
アンプ出力データを正転・反転させるデータ正転・反転
回路を有する半導体メモリにおいて、上記データ正転・
反転回路は、ビット線対のうちどちらのビット線に接続
されたメモリセルを選択するかを表わす制御信号により
正転・反転動作が制御される論理回路と、この論理回路
の出力をラッチするフリツプフロツプ回路とを有し、上
記論理回路はメモリセル選択時におけるセンスアンプ出
力データの不安定期間をディスエーブル（Ｄｌｓａｂｌ
・）状態（非出力状態）に制御されることを特徴とする
ものである。
ールデッドビットライン方式を有し、メモリセルデータ
の物理的状態と論理的状態とを一致させるためにセンス
アンプ出力データを正転・反転させるデータ正転・反転
回路を有する半導体メモリにおいて、上記データ正転・
反転回路は、ビット線対のうちどちらのビット線に接続
されたメモリセルを選択するかを表わす制御信号により
正転・反転動作が制御される論理回路と、この論理回路
の出力をラッチするフリツプフロツプ回路とを有し、上
記論理回路はメモリセル選択時におけるセンスアンプ出
力データの不安定期間をディスエーブル（Ｄｌｓａｂｌ
・）状態（非出力状態）に制御されることを特徴とする
ものである。
これによって、メモリ選択時におけるセンスアンプ出力
データの不安定期間は、それ以前の出力データをラッチ
しているフリップフロッグ回路の出力データがそのまま
の状態であるので、デ〜り出力に不要な振幅変化が生じ
なくなり、雑音の発生による誤動作のおそれがなくなり
、メモリ動作の信頼性が向上する。
データの不安定期間は、それ以前の出力データをラッチ
しているフリップフロッグ回路の出力データがそのまま
の状態であるので、デ〜り出力に不要な振幅変化が生じ
なくなり、雑音の発生による誤動作のおそれがなくなり
、メモリ動作の信頼性が向上する。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はオープンビットライン方式を採用したｌＰＲＯ
Ｍの一部を示しておシ、第５図を参照して前述した構成
に比べてデータ正転・反転回路１０が異なシ、その他は
同じであるので第５図中と同一符号を付してその説明を
省略する。上記データ正転・反転回路１０は、センスア
ンプＳＡの左（又は右）側のアドレス選択を表わす制御
信号Ａ、大入力所定量遅鷺させる遅罵回路１１と、セン
スアンプ８Ａの出力データと上記遅蔦回路１１の出力と
が入力し、制御信号φＬ′がアクティブ状態になると排
他的論理和処理を行なって出力し、上記制御信号φＬ′
が非アクテイブ状態のときにはディスエーブル状態にな
る排他的論理和回路１２と、この排他的論理和回路１２
の出力をラッチするフリップフロッグ回路１３とからな
る。
Ｍの一部を示しておシ、第５図を参照して前述した構成
に比べてデータ正転・反転回路１０が異なシ、その他は
同じであるので第５図中と同一符号を付してその説明を
省略する。上記データ正転・反転回路１０は、センスア
ンプＳＡの左（又は右）側のアドレス選択を表わす制御
信号Ａ、大入力所定量遅鷺させる遅罵回路１１と、セン
スアンプ８Ａの出力データと上記遅蔦回路１１の出力と
が入力し、制御信号φＬ′がアクティブ状態になると排
他的論理和処理を行なって出力し、上記制御信号φＬ′
が非アクテイブ状態のときにはディスエーブル状態にな
る排他的論理和回路１２と、この排他的論理和回路１２
の出力をラッチするフリップフロッグ回路１３とからな
る。
次Ｋ、上記構成における動作について第２図を参照して
説明する。アドレス変化からセンスアンプＳＡのラッチ
動作までは第６図に示した従来例の動作と同じである。
説明する。アドレス変化からセンスアンプＳＡのラッチ
動作までは第６図に示した従来例の動作と同じである。
このとき、データ正転・反転回路１０においては、制御
信号φＬ′がセンスラッチ信号φＬと同相で同時に非ア
クテイブ状態（本例ではロウレベル）になってビット線
のプリチャージ期間、フリーランニング期間に排他的論
理和回路１２をディスニーツル状態にするので、７リツ
プ７０ッグ回路１３は変化せず、回路出力端１４はアド
レス変化前の状態の１まである。そして、ラッチセンス
信号φＬがアクティブ状態になってセンスアンプＳＡの
ラッチ動作が行なわれ、その出力データＳが安定になっ
て排他的論理和回路１２に入力する頃に前記制御信号φ
Ｌ がアクティブ状態になる。即ち、制御信号φＬはラ
ッチセンス信号φＬに比べである時間Δｔだけ遅れてア
クティブ状態になるように設定されている。また、アド
レス変化に伴って制御信号Ａ６が遅延回路１１に入力す
ると、ここである時間ｔｄの遅延を受け、前記ラッチセ
ンス信号φＬがアクティブ状態になる前に遅延制御信号
Ａ、が発生して排他的論理和回路１２に入力する。した
がって、制御信号φ１′がアクティブ状態になったとき
、排他的論理和処理が行なわれ、その出力がフリップフ
ロッグ回路１３によりラッチされるので、前記遅延制御
信号ム０が存在する場合にはセンスアン７’ＳＡの出力
データＳの＠１１８．″′０′が各対応してＯ”。
信号φＬ′がセンスラッチ信号φＬと同相で同時に非ア
クテイブ状態（本例ではロウレベル）になってビット線
のプリチャージ期間、フリーランニング期間に排他的論
理和回路１２をディスニーツル状態にするので、７リツ
プ７０ッグ回路１３は変化せず、回路出力端１４はアド
レス変化前の状態の１まである。そして、ラッチセンス
信号φＬがアクティブ状態になってセンスアンプＳＡの
ラッチ動作が行なわれ、その出力データＳが安定になっ
て排他的論理和回路１２に入力する頃に前記制御信号φ
Ｌ がアクティブ状態になる。即ち、制御信号φＬはラ
ッチセンス信号φＬに比べである時間Δｔだけ遅れてア
クティブ状態になるように設定されている。また、アド
レス変化に伴って制御信号Ａ６が遅延回路１１に入力す
ると、ここである時間ｔｄの遅延を受け、前記ラッチセ
ンス信号φＬがアクティブ状態になる前に遅延制御信号
Ａ、が発生して排他的論理和回路１２に入力する。した
がって、制御信号φ１′がアクティブ状態になったとき
、排他的論理和処理が行なわれ、その出力がフリップフ
ロッグ回路１３によりラッチされるので、前記遅延制御
信号ム０が存在する場合にはセンスアン７’ＳＡの出力
データＳの＠１１８．″′０′が各対応してＯ”。
“１″に反転されて出力し、遅延制御信号Ａ ｏ／が存
在しない場合にはセンスアンプＳＡの出力データＳの＠
０＃、＄１１”がその論理レベルのまｉ（非反転状態、
正転状態）で出力するようになる。即ち、センスアンプ
８人の左右のアドレス選択に応じてデータ正転・反転回
路１０の正転・反転動作が切シ換えられ、メモリセルデ
ータの物理的状態と論理的状態とが対応するようになる
。
在しない場合にはセンスアンプＳＡの出力データＳの＠
０＃、＄１１”がその論理レベルのまｉ（非反転状態、
正転状態）で出力するようになる。即ち、センスアンプ
８人の左右のアドレス選択に応じてデータ正転・反転回
路１０の正転・反転動作が切シ換えられ、メモリセルデ
ータの物理的状態と論理的状態とが対応するようになる
。
上述したようなデータ正転・反転回路１０の動作によれ
ば、制御信号φ、′がアクティブ状態になるまではデー
タ出力が不変であシ、上記信号φＬ がアクティブ状態
になつたときデータ出力が更新（論理レベルが同じｔ″
＆の場合と論理レベルが反転する場合とがある）するも
のであシ、データ出力のレベル遷移は最悪の場合でも一
度（つまシ、上記データ出力更新により論理レベルが反
転する場合）だけであり、データ出力に不要な振幅変化
が含まれることはなくなるので、この不要な振幅変化に
起因するメモリの誤動作は生じなくなシ、メモリ動作の
信頼性が向上する。
ば、制御信号φ、′がアクティブ状態になるまではデー
タ出力が不変であシ、上記信号φＬ がアクティブ状態
になつたときデータ出力が更新（論理レベルが同じｔ″
＆の場合と論理レベルが反転する場合とがある）するも
のであシ、データ出力のレベル遷移は最悪の場合でも一
度（つまシ、上記データ出力更新により論理レベルが反
転する場合）だけであり、データ出力に不要な振幅変化
が含まれることはなくなるので、この不要な振幅変化に
起因するメモリの誤動作は生じなくなシ、メモリ動作の
信頼性が向上する。
′なお、上記データ正転・反転回路１０を０ＭＯ８（相
補性絶縁ダート型）回路により構成する場合の一例を第
３図に示している。即ち、遅延回路１１はＣＭＯＳイン
バータ３１．３２を直列接続し、この接続点とＶ□電位
（接地電位）との間に容量３３を接続してなる。二人力
の排他的論理和回路１２は、ＣＭＯＳインバータ３４．
３５とＮチャネルエンハンスメントｆｉＭＯ８）ランジ
スタＮｔ〜Ｎ１とＰチャネルエンハンスメント型ＭＯ８
）ランジスタＰ１〜Ｐｓとが図示の如く接続されてなる
。また、フリップフロッグ回路１３は、ＣＭＯＳインバ
ータ３６．３７が逆並列接続されてなる。
補性絶縁ダート型）回路により構成する場合の一例を第
３図に示している。即ち、遅延回路１１はＣＭＯＳイン
バータ３１．３２を直列接続し、この接続点とＶ□電位
（接地電位）との間に容量３３を接続してなる。二人力
の排他的論理和回路１２は、ＣＭＯＳインバータ３４．
３５とＮチャネルエンハンスメントｆｉＭＯ８）ランジ
スタＮｔ〜Ｎ１とＰチャネルエンハンスメント型ＭＯ８
）ランジスタＰ１〜Ｐｓとが図示の如く接続されてなる
。また、フリップフロッグ回路１３は、ＣＭＯＳインバ
ータ３６．３７が逆並列接続されてなる。
上記ＣＭＯ８回路によれば、制御信号φ１′が非アクテ
イブ状態のとき、ＮチャネルトランジスタＮ！ 、Ｎ、
がオフになシ、インバータ回路３５の出力“１＃によ６
ｐチヤネルトランジスタＰ！ｅＰ５ もオフになる。し
たがって、プリチャージ期間にセンスアン７’ＳＡの出
力データＳがビット線電位変化に伴って論理レベル″′
１”。
イブ状態のとき、ＮチャネルトランジスタＮ！ 、Ｎ、
がオフになシ、インバータ回路３５の出力“１＃によ６
ｐチヤネルトランジスタＰ！ｅＰ５ もオフになる。し
たがって、プリチャージ期間にセンスアン７’ＳＡの出
力データＳがビット線電位変化に伴って論理レベル″′
１”。
θ′の中間電位になりたとしても上記ＣＭＯ８回路に買
通電流が流れることはなく、低消費電力化が可能になる
。
通電流が流れることはなく、低消費電力化が可能になる
。
なお、本発明は上記実施例のようなオープンビットライ
ン方式に限らずフォールデッドビットライン方式を採用
した半導体メモリにも適用可能であり、その−例を第４
図に示している。
ン方式に限らずフォールデッドビットライン方式を採用
した半導体メモリにも適用可能であり、その−例を第４
図に示している。
即ち、センスアンプＳＡに対して折シ返し状に接続され
た互いに隣接するビット線ＢＬ、ＢＬには、それぞれ対
応して複数のメモリセルＭＣ・・・と１個の基準セルＲ
Ｃが接続されておシ、これらはそれぞれワード線ＷＬ・
・・により選択される。
た互いに隣接するビット線ＢＬ、ＢＬには、それぞれ対
応して複数のメモリセルＭＣ・・・と１個の基準セルＲ
Ｃが接続されておシ、これらはそれぞれワード線ＷＬ・
・・により選択される。
この場合、ビット線ＢＬ側のメモリセルＭＣ・・・が選
択されるときにはビット線ＢＬ側の基準セルＲＣが選択
され、逆にビット線ｎ側のメモリセルＭＣ・・・が選択
されるときにはビット線ＢＬ側の基準セルＲＣが選択さ
れる。そして、一方のど、ト線（たとえばＢＬ）側のメ
モリセルＭＣ・・・を選択する場合に対応する制御信号
Ａ。
択されるときにはビット線ＢＬ側の基準セルＲＣが選択
され、逆にビット線ｎ側のメモリセルＭＣ・・・が選択
されるときにはビット線ＢＬ側の基準セルＲＣが選択さ
れる。そして、一方のど、ト線（たとえばＢＬ）側のメ
モリセルＭＣ・・・を選択する場合に対応する制御信号
Ａ。
とセンスアンプＳＡの出力データＳとが前記実施例と同
様のデータ正転・反転回路１０に導かれて処理される。
様のデータ正転・反転回路１０に導かれて処理される。
上述したように本発明の半導体メモリによれば、データ
出力に不要な振幅変化が生じないようにセンスアンプ出
力を正転・反転処理可能であり、メモリ動作の信頼性を
向上させることができる。
出力に不要な振幅変化が生じないようにセンスアンプ出
力を正転・反転処理可能であり、メモリ動作の信頼性を
向上させることができる。
第１図は本発明の半導体メモリにおけるデータ正転・反
転回路の一実施例を示す回路図、第２図は第１図のメモ
リの読み出し動作を示すタイミング波形図、第３図は第
１図中のデータ正転・反転回路を取シ出して具体例を示
す回路図、第４図は本発明の他の実施例を示す回路図、
第５図は従来の半導体メモリにおけるデータ正転・反転
回路を示す回路図、第６図は第５図のメモリの読み出し
動作を示すタイミング波形図である。 ＳＡ・・・センスアンプ、ＢＬ、ＢＬ・・・ビット線、
ＭＣ・・・メモリセル、ＲＣ・・・基準セル、Ａｎ・・
・制御信号、１０・・−データ正転・反転回路、１１・
・・遅延回路、１２・・・排他的論理和回路、１３・・
・フリッゾフロッグ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
転回路の一実施例を示す回路図、第２図は第１図のメモ
リの読み出し動作を示すタイミング波形図、第３図は第
１図中のデータ正転・反転回路を取シ出して具体例を示
す回路図、第４図は本発明の他の実施例を示す回路図、
第５図は従来の半導体メモリにおけるデータ正転・反転
回路を示す回路図、第６図は第５図のメモリの読み出し
動作を示すタイミング波形図である。 ＳＡ・・・センスアンプ、ＢＬ、ＢＬ・・・ビット線、
ＭＣ・・・メモリセル、ＲＣ・・・基準セル、Ａｎ・・
・制御信号、１０・・−データ正転・反転回路、１１・
・・遅延回路、１２・・・排他的論理和回路、１３・・
・フリッゾフロッグ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (2)
- （１）オープンビットライン方式あるいはフォールデッ
ドビットライン方式を有し、メモリセルデータの物理的
状態と論理的状態とを一致させるためにビット線対のう
ちどちらのビット線に接続されたメモリセルが選択され
たかに応じてセンスアンプの出力データの正転・反転を
行なうデータ正転・反転回路を有する半導体メモリにお
いて、上記データ正転・反転回路は、ビット線対のうち
どちらのビット線に接続されたメモリセルを選択するか
を表わす制御信号によりデータ正転・反転動作が制御さ
れる論理回路と、この論理回路の出力をラッチするフリ
ップフロップ回路とを有し、上記論理回路はメモリセル
選択時におけるセンスアンプ出力データの不安定期間は
非出力状態となるように制御されることを特徴とする半
導体メモリ。 - （２）前記論理回路は、センスアンプ出力データと前記
制御信号との排他的論理和処理を行なう排他的論理和回
路であることを特徴とする前記特許請求の範囲第１項記
載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196507A JPS6257196A (ja) | 1985-09-05 | 1985-09-05 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196507A JPS6257196A (ja) | 1985-09-05 | 1985-09-05 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6257196A true JPS6257196A (ja) | 1987-03-12 |
| JPH0325878B2 JPH0325878B2 (ja) | 1991-04-09 |
Family
ID=16358901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196507A Granted JPS6257196A (ja) | 1985-09-05 | 1985-09-05 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257196A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435679A (en) * | 1987-07-10 | 1989-02-06 | Sgs Thomson Microelectronics | Electric detector for binary logic level |
| US5748541A (en) * | 1996-05-16 | 1998-05-05 | Mitsubishi Denki Kabushiki Kaisha | Latch circuit operating in synchronization with clock signals |
| CN107657312A (zh) * | 2017-09-18 | 2018-02-02 | 东南大学 | 面向语音常用词识别的二值网络实现*** |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182194A (ja) * | 1982-04-20 | 1983-10-25 | Nec Corp | ダイナミツクメモリ集積回路 |
-
1985
- 1985-09-05 JP JP60196507A patent/JPS6257196A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182194A (ja) * | 1982-04-20 | 1983-10-25 | Nec Corp | ダイナミツクメモリ集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435679A (en) * | 1987-07-10 | 1989-02-06 | Sgs Thomson Microelectronics | Electric detector for binary logic level |
| US5748541A (en) * | 1996-05-16 | 1998-05-05 | Mitsubishi Denki Kabushiki Kaisha | Latch circuit operating in synchronization with clock signals |
| CN107657312A (zh) * | 2017-09-18 | 2018-02-02 | 东南大学 | 面向语音常用词识别的二值网络实现*** |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325878B2 (ja) | 1991-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |