JPH0583999B2 - - Google Patents

Info

Publication number
JPH0583999B2
JPH0583999B2 JP63147051A JP14705188A JPH0583999B2 JP H0583999 B2 JPH0583999 B2 JP H0583999B2 JP 63147051 A JP63147051 A JP 63147051A JP 14705188 A JP14705188 A JP 14705188A JP H0583999 B2 JPH0583999 B2 JP H0583999B2
Authority
JP
Japan
Prior art keywords
input
data
output
clock
cmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63147051A
Other languages
English (en)
Other versions
JPS6419588A (en
Inventor
Yu Paaku Yon
In Cho Suu
Suu Jun Don
Mo So San
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPS6419588A publication Critical patent/JPS6419588A/ja
Publication of JPH0583999B2 publication Critical patent/JPH0583999B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体メモリ装置におけるデータ伝送
回路に関するもので、特にCMOSダイナミツク
ラム（以下、DRAMと称する）のデータの入力
バツフアから入出力バスへの改良されたCMOS
−DRAMのデータ伝送回路に関するものである。
＜従来の技術と発明が解決しようとする課題＞ CMOS−DRAMにおいては、データを読込み
時にTTL（Transistor−Transistor−Logic）論
理レベルのデータ信号をCMOS論理レベルのデ
ータ信号に変換するデータ入力バツフアを内蔵し
ており、上記のデータ入力バツフアから出力する
データバスと入出力バスとを通じ、センス増幅器
を通じて行（row）アドレスによつて特定された
所定のメモリーセルに上記のデータが記憶され
る。したがつて、通常のDRAMにおいては上記
のデータ入力バツフアから出力するデータをデー
タバスと入出力バスとを通じてメモリーセル−ア
レイに伝送しなければならない。
しかし、高密度DRAM、例えば1M−DRAM
の場合、上記のデータバスの寄生容量は大凡
1.5PFであり、入出力バスの寄生容量は３〜4PF
程度で、データ入力バツフアはこの寄生容量をす
べて負荷として駆動しなければならないという負
担がある。
即ち、従来のデータ伝送回路は第４図に図示し
たような構成になつていた。
データ入力バツフア１０を通じて読込んだデー
タはデータバス１１及び１２に出力され、トラン
スフアーゲート１及び２がゲート１６に入力する
制御クロツクによつてON状態になることによ
り、上記のデータバス１１及び１２にあつたデー
タが入出力バス１３及び１４に伝送されて入出力
ゲート４０に入力される。この入出力ゲート４０
では列アドレス信号がゲートライン４１に入力さ
れてMOSトランジスタ４３及び４４とが導通さ
れ、センスアンプ５０を通じて行アドレス信号を
行アドレスライン６４又は６５に入力してビツト
ライン６０又は６１上のデータをメモリーセル６
２又は６３に記憶させてきた。一方、入出力セン
スアンプ３０は、上記のメモリーセル６２又は６
３に記憶されたデータを読んで図示しない出力デ
ータバツフアに増幅出力するためのもので、メモ
リーセル６２または６３からデータを読む時のみ
に動作する。
したがつて、従来のデータ伝送回路はデータ入
力バツフア１０から出力するデータをメモリーセ
ル６２又は６３に書込むため、データバス１１及
び１２と入出力バス１３及び１４の寄生容量をす
べて負荷として駆動しなければならないので、デ
ータ入力バツフア１０の出力端にあるトランジス
タは上記の寄生容量をすべて充電するために大き
さを大変大きくしなければならなかつたし、且つ
伝送速度を遅く、電力の消費も多くなるという問
題があつた。
特に、上記の寄生容量の中の一番大きい容量と
なる入出力バス１３及び１４の寄生容量を減らす
ための従来の方法としては、メモリの集積度が高
くなる程多数のメモリーセルで構成された多数の
ブロツクに分離するというものであつた。其れ故
分離された数だけ入出力バスの対が増加し、これ
によりデータバスから入出力バスにデータを伝送
するトランスフアーゲートの数も増加することに
なる。データを読込むライトサイクルからはどん
なに入出力バスの対が多いとしても一対の入出力
バスのみが選択されてメモリーセルにデータを書
込むので問題はないが、メモリ容量が増加する程
メモリ装置を製造した時のテストに問題があるの
である。
即ち、すべてのメモリーセルにデータを書込
み、又読出すためのテスト時間が過度に増加する
ことになり、集積度が高くなる程この問題は深刻
になる。つまり、より迅速なテストをするために
は数多くのビツトのデータを一度に読み、又書か
なければならないが、この場合、読込むビツトの
数だけ入出力バスがデータ入力バツフアと連結さ
れてデータ入力バツフアの負担が増加する。結
局、データ入力バツフアの出力端のプルアツプ及
びプルダウントランジスタの大きさを増えた容量
だけ大きくしなければならないが、前述したチツ
プの大きさが増えるという問題点があるのであ
る。
そのような問題点等を解決するために、第５図
に示したデータ伝送回路が同一出願人から日本国
特許出願昭和62年（1987年）第159934号として出
願されている。第５図を参照しつつ説明すれば、
データバス１１，１２と入出力バス１３，１４を
分離する反転バツフア回路７０，８０が各々トラ
ンスフアーゲート１，２と上記と入出力バス１
３，１４の間に接続されている。
プリチヤージ時にはライトデータ伝送クロツク
φWDTに応答して上記のトランスフアーゲート１，
２と上記の反転バツフア回路７０，８０はすべて
OFF状態になり、入出力バス１３，１４はすべ
ての入出力バス等化回路５００の動作によつて電
源供給電圧VDDにプリチヤージ及び等化される。
ライトサイクル時には、データ入力バツフア１
０からデータとDINがデータバス１１と１
２とに各々伝達されたのち、上記のクロツクWDT
に応答してトランスフアーゲート１，２と上記の
反転バツフア回路７０，８０が動作して反転され
たデータDINとと各々入出力バス１３と１
４とに伝送する。したがつて、データ入力バツフ
ア１０はデータバス１１，１２のみ負荷として取
扱うのでデータ入力バツフア１０の負荷負担を減
らすことが出来る。
このデータ伝送回路は電源供給電圧VDDに入出
力バス１３，１４をプリチヤージする技術におい
ては問題はないが、改善された動作速度と低い電
力消耗のため電源供給電圧を1/2VDDとして上記
の入出力バスライン１３，１４をプリチヤージす
る技術においては欠点を持つている。
即ち、プリチヤージサイクルから入出力バス１
３，１４はすべて1/2VDDとして充電されており、
この電圧によつてPMOSトランジスタ７２と８
２とはすべて導通される。又、クロツクWDTによ
つてNMOSトランジスタ７１と８１もすべて導
通状態にある。したがつて、上記のトランジスタ
７１と８１とが上記のトランジスタ７２と８２よ
り足りない導通状態になると、ライン３１と３２
の電圧がＮチヤネルMOSトランジスタ７５と８
５のしきい値電圧より高くなつて、上記のトラン
ジスタ７５と８５との導通に困つてデータ入出力
バス１３と１４のプリチヤージが達成されること
が出来ない。又、上記のトランジスタ７１，７２
及び８１，８２の導通に困る電力消耗もある。
したがつて、本発明の目的はデータ入力バツフ
アの負荷の負担を減らすことができ、又入出力バ
スのどのようなプリチヤージ電圧においても充分
に確実な動作をすることができる改良された
CMOS−DRAMのデータ伝送回路を提供するこ
とにある。
＜実施例＞ 以下、本発明の一実施例を第１〜３図を参照し
て詳細に説明する。
第１図は本発明によるCMOS−DRAMのデー
タ伝送回路を示すブロツク図で、図面中のデータ
入力バツフア１０と、入出力ゲート４０と入出力
センスアンプ３０は第４図の従来の回路と同一な
もので、同一符号を使用しており、データバス１
１，１２及び入出力バス１３，１４も第４図と同
一符号を使用した。
本発明はデータ入力バツフア１０の出力ライン
であるデータバス１１によつて接続され、ライト
データ伝送クロツクφWDTの反転クロツクWDTと、
これを又再び反転させたクロツクφWDTを入力する
第１トランスミツシヨンゲート１００と、上記の
クロツクWDTとφWDTとを入力すると共に、データ
入力バツフア１０とデータバス１２により接続さ
れる第２トランスミツシヨンゲート２００と、上
記の第１トランスミツシヨンゲート１００の出力
ライン３１と接続され、アドレスの情報を受けて
ライトするブロツクを選択するようにするブロツ
選択クロツクφDTBと、上記のクロツクWDT及びラ
イン９２上の信号とを入力して入出力バス１３に
接続される第１入出力バスプルアツプ及びダウン
回路３００と、上記の第２トランスミツシヨンゲ
ート２００の出力ライン３２と接続され、上記の
ライトデータ伝送クロツクWDTとブロツク選択ク
ロツクφDTB及びライン９１上の信号とを入力し、
出力ラインが入出力バス１４に接続される第２入
出力バスプルアツプ及びダウン回路４００と、入
出力バス１３及び１４の両端に接続され、入出力
バス等化クロツクIOEQ及び入出力バスプルアツ
プクロツクφIOPを入力する入出力バス等化回路５
００と、上記のクロツクφWDTを反転するインバー
ター６００及び反転クロツクWDTを再び反転する
インバーター７００とで構成される。
上記のアドレス情報を受けてライトするブロツ
クを選択するブロツク選択クロツクφDTBと入出力
バスプルアツプクロツクφIOPについて説明すと次
のようである。
1M−DRAMにおいてはメモリーセル−アレイ
を４個のブロツクに分け、更に各ブロツクを各々
２個の小ブロツクに分けることが出来る。この時
２個の小ブロツク毎に１個のデータ伝送回路が接
続されている。そして所定のアドレス信号により
４個のブロツクの中の２つのブロツクを選択する
ことができ、その選択された２つのブロツクに包
含された４個の小ブロツクの中の１つの小ブロツ
クは他の１個のアドレスによつて選択されること
が出来る。これらのアドレス信号をデコーデイン
グして１個の小ブロツクを選択するようにするも
のが上記のブロツク選択クロツクφDTBである。
又、入出力バスプルアツプクロツクφIOPはライト
データ伝送クロツクφWDTと上記のブロツク選択ク
ロツクφDTBの論理和を通じて発生させることが出
来る。又、クロツクφWDTは外部のピン又はパツド
から入力される通常のライト許容（Enable）信
号となることが出来る。
プリチヤージサイクル中のデータ入力バツフア
１０からデータが出力される前にクロツクWDTを
入力する第１及び第２入出力バスプルアツプ及び
ダウン回路３００及び４００は、出力ライン３１
及び３２をプルダウンして“ロウ”状態にすると
共にクロツクφIOP及びクロツクIOEQによつて入出
力バス等化回路５００は入出力バス１３及び１４
を一緒に電源供給電圧VDD又は電源供給電圧の半
分である1/2VDDまでプルアツプする。
いま、データ入力バツフア１０からデータがデ
ータバス１１及び１２に出力すると、第１及び第
２トランスミツシヨンゲート１００，２００はク
ロツクφWDTとWDTとによつてデータバス１１及び
１２上のデータを出力ライン３１及び３２に出力
し、第１及び第２入出力バスプルアツプ及びダウ
ン回路３００，４００は上記の出力ライン３１及
び３２上のデータを上記のクロツクWDTとφDTBと
の制御下に反転してライン９１，９２に出力し、
第１入出力バスプルアツプ及びダウン回路３００
はライン９１を反転した信号とライン９２の信号
が同じ論理値であればライン９１と同一な信号を
入出力バス１３に出力する。又、第２入出力バス
プルアツプ及びダウン回路４００はライン９１の
信号とライン９２の信号を反転した信号とが同じ
論理値であればライン９２と同一な信号を入出力
バス１４に出力する。
又、上記の第１及び第２入出力プルアツプ及び
ダウン回路３００及び４００はクロツクφWDT及び
クロツクφDTBと上記のライン９１，９２上の信号
の制御によつてデータバス１１及び１２と入出力
バス１３及び１４を完全に分離動作するようにす
る。入出力バス１３及び１４上のデータが入出力
ゲート４０を通じて読み取られたのち、入出力バ
ス等化クロツクIOEQによつて入出力バス等化回
路５００は入出力バス１３と１４とをすべて“ハ
イ”状態にプリチヤージする。
第２図は本発明による第１図のブロツク図の具
体的回路図を示した図面で、データバス１１及び
１２は第１図のデータ入力バツフア１０に接続さ
れ、入出力バス１３及び１４は第１図の入出力ゲ
ート４０及び入出力センスアンプ３０に接続され
る。図面中のM2，M3，M6，M7，M9，M11，
M12，M14，M16，M18，M20，M22は各々Ｎチヤ
ネルMOSトランジスタであり、M1，M4，M5，
M8，M10，M13，M15，M17，M19，M21，M23〜
M27は各々ＰチヤネルMOSトランジスタであり、
VDDは電源供給電圧であり、その他の符号は第１
図の符号と同一なので重複する説明は省略する。
第３図Ａ〜Ｎは各々本発明に係る具体的回路図
の第２図の波形図を示した図面で、第３図Ａ及び
Ｂは各々データ入力バツフア１０からデータバス
１１及び１２に出力するデータ及びDINの
波形図であり、第３図Ｃ及びＤは各々ライトデー
タ伝送クロツクφWDT及び入出力バス等化クロツク
φIOEQのタイミング図であり、第３図Ｅ及びＦは
各々第１及び第２トランスミツシヨンゲート１０
０及び２００の出力波形図であり、第３図Ｇはア
ドレス情報を受けてライトするブラツクを選択す
るブロツク選択クロツクφDTBのタイミング図であ
り、第３図Ｈ及びＩは各々ライン４１及び４２の
波形図であり、第３図Ｊ及びＫは各々ライン４１
及び４２の反転された波形のもので、ライン５１
及び５２の波形であり、第３図Ｌは入出力バス等
化回路５００をターンオンさせて入出力バス１３
及び１４をハイ状態にプルアツプするように制御
する入出力バスプルアツプクロツクφIOPのタイミ
ング図であり、そして第３図Ｍ及びＮは各々入出
力バス１３及び１４の波形図である。
以下、第２図における作動関係を第３図の波形
図を参照して詳細に説明する。
先ず、データが入力される前（第３図の時間t1
以前）にライトデータ伝送クロツクφWDTと入出力
バス等化クロツクIOEQは各々“ロウ”及び“ハ
イ”状態であり、各々第１及び第２入出力バスプ
ルアツプ及びダウン回路３００及び４００を構成
するトランジスタM7及びM12がON状態になるこ
とによりライン３１及び３２はすべて“ロウ”状
態にプルダウンされる。又、入出力バス１３，１
４を“ハイ”状態にプルアツプさせるクロツク
φIOPが、入出力バス等化回路５００を構成する
PMOSトランジスタM26及びM27をONさせて入
出力バス１３及び１４をすべて電源供給電圧VDD
又は電源供給電圧の半分である1/2VDDでプルア
ツプさせてプリチヤージする。
時間t1以後データバス１１及び１２に相互に反
転関係にあるデータ及びDINがこの第３図
Ａ及びＢに図示したように各々“ロウ”と“ハ
イ”の状態を示すと仮定し、時間t2に上記のクロ
ツクφWDTが第３図Ｃのように“ハイ”状態になる
と、上記のクロツクφWDTのインバーター６００を
通じた反転クロツクWDTと、これを又再び反転さ
せるインバーター７００を通じたクロツクφWDTに
よつて第１及び第２トランスミツシヨンゲート１
００及び２００を構成するPMOSトランジスタ
M1とM4、NMOSトランジスタM2とM3とがすべ
てON状態になるので出力ライン３１及び３２は
各々“ロウ”と“ハイ”状態になる。上記の“ロ
ウ”状態のデータは第１入出力プルアツプ及びダ
ウン回路３００を構成するPMOSトランジスタ
M5のNMOSトランジスタM6のゲートに入力し、
上記の“ハイ”状態のデータは第２入出力プルア
ツプ及びダウン回路４００を構成するPMOSト
ランジスタM10及びNMOSトランジスタM11のゲ
ートに入力され、又、前述したライトするブロツ
クを選択するクロツクφDTBがPMOSトランジスタ
M8とNMOSトランジスタM9及びPMOSトラン
ジスタM13とNMOSトランジスタM14のゲートに
各々入力する。上記のトランジスタM5，M6，
M8及びM9とからなる部分と、上記のトランジス
タM10，M11，M13及びM14とからなる部分は
NANDゲート３１０，３２０である。したがつ
て、クロツクφDTB（“ハイ”状態）とライン３１上
の“ロウ”状態のデータ信号によつてPMOSト
ランジスタM5とNMOSトランジスタM9がONさ
れ、PMOSトランジスタM8とNMOSトランジス
タM16がOFFされるのでライン４１が電源供給電
圧VDDに充電され、“ハイ”状態になり、且つこ
の状態がM15とM16とから構成された「第３イン
バーター」としてのインバーターに入力されて
M16がONされるのでライン５１は“ロウ”状態
になつてM20がOFFされるし、後述するライン４
２上の“ロウ”状態によつてM19がONされて入
出力バス１３はVDD“ハイ”状態に充電される。
ここではトランジスタM19とM20とで「第５イン
バーター」が構成されている。
一方ライン３２上のデータは“ハイ”状態であ
るので前述したNANDゲート３２０のNMOSト
ランジスタM11がON状態になり、クロツクφDTB
によつてトランジスタM14がON状態になつてラ
イン４２はトランジスタM11とM14のドレイン−
ソースの通路を通じて接地側に放電して“ロウ”
状態になる。この状態は上記のPMOSトランジ
スタM19のゲートに入力すると共にトランジスタ
M17とM18とで構成された「第４インバーター」
としてのインバーターに入力されてPMOSトラ
ンジスタM17をON状態に作つてライン５２がハ
イ状態になる。この状態によつてNMOSトラン
ジスタM22がON状態となるため入出力バス１４
のプリチヤージ電圧はNMOSトランジスタM22
のドレイン−ソース通路を通じて接地側に放電し
て“ロウ”状態になる。ここではトランジスタ
M21とM22とで「第６インバーター」が構成され
ている。こうして、上記の入出力バス１３及び１
４のデータは第１図の入出力ゲート４０を通じて
メモリアレイに入力する。
その後、時間t3になると、入出力バス等化クロ
ツクIOEQが“ロウ”状態になるのでPMOSトラ
ンジスタM23及びM24，M25が導通されて上記の
入出力バス１３及び１４をすべてVDD、又は1/2
VDDの電圧で充電すると共に、クロツクφIOPの
“ロウ”状態によつてPMOSトランジスタM26及
びM27が導通されて上記の入出力バス１３及び１
４は完全にVDD又は1/2VDDで充電される。
＜発明の効果＞ 本発明に係るCMOS−DRAMのデータ伝送回
路は、以上説明してきた如きものなので、多くの
効果が期待でき、その内容の主なものを挙げると
以下の通りである。
(イ) 第２入出力バスプルアツプ及びダウン回路の
ライン４２の論理状態がライン９２を通じて第
１入出力バスプルアツプ及びダウン回路の
PMOSトランジスタM19を制御し、第１入出力
バスプルアツプ及びダウン回路のライン４１の
論理状態がライン９１を通じて第２入出力バス
プルアツプ及びプルダウン回路のPMOSトラ
ンジスタM21を制御するようにしたので、第
１、第２各入出力バスプルアツプ及びダウン回
路の出力がライトサイクルから確実に相反な状
態になる。
(ロ) 第１及び第２トランスミツシヨンゲートを
“ハイ”状態の伝達特性が良好なPMOSトラン
ジスタと、“ロウ”状態の伝達特性が良好な
NMOSトランジスタで構成したので、各デー
タバス上の“ハイ”、“ロウ”の状態に関係なく
良好な伝達特性を持つことができる。
(ハ) 各入出力バスと各トランスミツシヨンゲート
の間に各々入出力バスプルアツプ及びダウン回
路を設けたので、データ入力バツフアの出力端
のトランジスタがデータバスの寄生容量のみを
負荷として感じるためデータ入力バツフアの出
力端のトランジスタの大きさを減らすことがで
きるばかりでなく、トランスミツシヨンゲート
も出力ライン３１又は３２の寄生容量のみを充
電するだけの電流を流しさえすれば良く、従来
のトランスフアーゲートの大きさよりも遥かに
小さい大きさに設計することができる。
【図面の簡単な説明】
第１図は本発明に係るCMOS−DRAMのデー
タ伝送回路を示すブロツク図、第２図は本発明に
係るCMOS−DRAMのデータ伝送回路の１実施
例を示す具体的回路図、第３図Ａ〜Ｎは各々第２
図に示す各部分の波形図、第４図は従来のデータ
伝送回路を示すブロツク図、そして第５図は従来
のデータ伝送回路図である。 １０：データ入力バツフア、２０：等化回路、
３０：入出力センスアンプ、４０：入出力ゲー
ト、５０：センスアンプ、１００：第１トランス
ミツシヨンゲート、２００：第２トランスミツシ
ヨンゲート、３００：第１入出力バスプルアツプ
及びダウン回路、３１０：NANDゲート（第１
反転手段）、３２０：NANDゲート（第２反転手
段）、４００：第２入出力バスプルアツプ及びダ
ウン回路、５００：入出力バス等化回路、φWDT：
ライトデータ伝送クロツク、φDTB：ブロツク選択
クロツク。

Claims (1)

  1. 【特許請求の範囲】 １ ライト時にデータを入力して一対のデータバ
    スにCMOSレベルの互に反転関係にあるデータ
    信号を出力するデータ入力バツフアと、ライトデ
    ータ伝送クロツクに応答して上記の一対のデータ
    バス上のデータ信号を各々伝送する第１及び第２
    トランスミツシヨンゲートと、上記の第１及び第
    ２トランスミツシヨンゲートを通じて各々伝送さ
    れたデータ信号に応答して一対の入出力バスを電
    源供給電圧または接地状態に各々プルアツプ又は
    プルダウンする第１及び第２入出力プルアツプ及
    びダウン回路と、上記の一対の入出力バスの間に
    接続されており、プリチヤージ時に上記の入出力
    バスをすべて電源供給電圧又は電源供給電圧の半
    分としてプリチヤージ及び等化する入出力バス等
    化回路を具備したCMOS−DRAMのデータ伝送
    回路において、 上記の第１及び第２入出力プルアツプ及びダウ
    ン回路は、 各々上記の第１及び第２トランスミツシヨンゲ
    ートから伝送されたデータ信号をブロツク選択ク
    ロツクの制御で反転して各々出力する第１及び第
    ２反転手段と、 上記の第１及び第２反転手段の各々の出力デー
    タ信号を反転する第３及び第４インバーターと、 上記の第２反転手段の出力データ信号の制御で
    上記の第３インバーターの出力データ信号を反転
    して上記の一対の入出力バス中の一つのバスに出
    力する第５インバーターと、 上記の第１反転手段の出力データ信号の制御で
    上記の第４インバーターの出力データ信号を反転
    して上記の他の入出力バスに出力する第６インバ
    ーターと、 を具備したことを特徴とするCMOS−DRAMの
    データ伝送回路。 ２ 第１及び第２反転手段の各々は、対応する上
    記の第１及び第２トランスミツシヨンゲートの伝
    送データ信号とブロツク選択クロツクとを入力す
    る２つの入力NANDゲートである特許請求の範
    囲第１項記載のCMOS−DRAMのデータ伝送回
    路。 ３ ブロツク選択クロツクは、メモリーセル−ア
    レイブロツクの中の一つのブロツクを選択するた
    めのアドレス信号をデコーデイングしたクロツク
    であり、 ライトデータ伝送クロツクは、半導体メモリ装
    置の外部ピン又はパツドから入力するライト許容
    （Enable）信号である特許請求の範囲第２項記載
    のCMOS−DRAMのデータ伝送回路。 ４ 第１及び第２トランスミツシヨンゲートの
    各々は、PMOSトランジスタのソース−ドレイ
    ンの通路と、NMOSトランジスタのドレイン−
    ソース通路とが並列で接続されており、この
    NMOSトランジスタとPMOSトランジスタは
    各々上記のライトデータ伝送クロツクとその反転
    クロツクによつてゲーテイングされる特許請求の
    範囲第２項記載のCMOS−DRAMのデータ伝送
    回路。
JP63147051A 1987-06-20 1988-06-16 Data transmission circuit for cmos-dram Granted JPS6419588A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019870006287A KR900006293B1 (ko) 1987-06-20 1987-06-20 씨모오스 디램의 데이터 전송회로

Publications (2)

Publication Number Publication Date
JPS6419588A JPS6419588A (en) 1989-01-23
JPH0583999B2 true JPH0583999B2 (ja) 1993-11-30

Family

ID=19262251

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63147051A Granted JPS6419588A (en) 1987-06-20 1988-06-16 Data transmission circuit for cmos-dram

Country Status (6)

Country Link
US (1) US5153459A (ja)
JP (1) JPS6419588A (ja)
KR (1) KR900006293B1 (ja)
DE (1) DE3820800A1 (ja)
FR (1) FR2616934B1 (ja)
NL (1) NL192155C (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920001082B1 (ko) * 1989-06-13 1992-02-01 삼성전자 주식회사 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로
JP2545481B2 (ja) * 1990-03-09 1996-10-16 富士通株式会社 半導体記憶装置
JP2745251B2 (ja) * 1991-06-12 1998-04-28 三菱電機株式会社 半導体メモリ装置
US5243572A (en) * 1992-01-15 1993-09-07 Motorola, Inc. Deselect circuit
KR930020442A (ko) * 1992-03-13 1993-10-19 김광호 데이타의 고속 액세스가 이루어지는 비트라인 제어회로
US5682110A (en) * 1992-03-23 1997-10-28 Texas Instruments Incorporated Low capacitance bus driver
US6028796A (en) * 1992-04-02 2000-02-22 Sony Corporation Read-out circuit for semiconductor memory device
US5289415A (en) * 1992-04-17 1994-02-22 Motorola, Inc. Sense amplifier and latching circuit for an SRAM
KR0127263B1 (ko) * 1993-02-23 1997-12-29 사토 후미오 반도체 집적회로
EP0634751B1 (en) * 1993-06-30 2001-03-14 STMicroelectronics, Inc. Method and apparatus for parallel testing of memory
US5721875A (en) * 1993-11-12 1998-02-24 Intel Corporation I/O transceiver having a pulsed latch receiver circuit
JP4197755B2 (ja) 1997-11-19 2008-12-17 富士通株式会社 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置
US6347350B1 (en) 1998-12-22 2002-02-12 Intel Corporation Driving the last inbound signal on a line in a bus with a termination
US6738844B2 (en) * 1998-12-23 2004-05-18 Intel Corporation Implementing termination with a default signal on a bus line
US7161513B2 (en) 1999-10-19 2007-01-09 Rambus Inc. Apparatus and method for improving resolution of a current mode driver
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6396329B1 (en) 1999-10-19 2002-05-28 Rambus, Inc Method and apparatus for receiving high speed signals with low latency
US7269212B1 (en) 2000-09-05 2007-09-11 Rambus Inc. Low-latency equalization in multi-level, multi-line communication systems
US6603817B1 (en) * 2000-03-21 2003-08-05 Mitsubisihi Denki Kabushiki Kaisha Buffer circuit capable of correctly transferring small amplitude signal in synchronization with high speed clock signal
US7292629B2 (en) 2002-07-12 2007-11-06 Rambus Inc. Selectable-tap equalizer
US8861667B1 (en) 2002-07-12 2014-10-14 Rambus Inc. Clock data recovery circuit with equalizer clock calibration
US7362800B1 (en) 2002-07-12 2008-04-22 Rambus Inc. Auto-configured equalizer
US7903477B2 (en) 2008-02-29 2011-03-08 Mosaid Technologies Incorporated Pre-charge voltage generation and power saving modes
CN114255793A (zh) 2020-11-20 2022-03-29 台湾积体电路制造股份有限公司 存储器器件的写入电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS592996B2 (ja) * 1976-05-24 1984-01-21 株式会社日立製作所 半導体記憶回路
US4202045A (en) * 1979-03-05 1980-05-06 Motorola, Inc. Write circuit for a read/write memory
JPS595989B2 (ja) * 1980-02-16 1984-02-08 富士通株式会社 スタティック型ランダムアクセスメモリ
JPS5851354B2 (ja) * 1980-10-15 1983-11-16 富士通株式会社 半導体記憶装置
JPS57127989A (en) * 1981-02-02 1982-08-09 Hitachi Ltd Mos static type ram
JPS58203694A (ja) * 1982-05-21 1983-11-28 Nec Corp メモリ回路
JPS6142795A (ja) * 1984-08-03 1986-03-01 Toshiba Corp 半導体記憶装置の行デコ−ダ系
US4665508A (en) * 1985-05-23 1987-05-12 Texas Instruments Incorporated Gallium arsenide MESFET memory
US4686396A (en) * 1985-08-26 1987-08-11 Xerox Corporation Minimum delay high speed bus driver
JPS62165785A (ja) * 1986-01-17 1987-07-22 Mitsubishi Electric Corp 半導体記憶装置
US4763303A (en) * 1986-02-24 1988-08-09 Motorola, Inc. Write-drive data controller
KR890003488B1 (ko) * 1986-06-30 1989-09-22 삼성전자 주식회사 데이터 전송회로
JPH0831275B2 (ja) * 1986-09-09 1996-03-27 日本電気株式会社 メモリ回路

Also Published As

Publication number Publication date
KR890001304A (ko) 1989-03-20
JPS6419588A (en) 1989-01-23
KR900006293B1 (ko) 1990-08-27
US5153459A (en) 1992-10-06
FR2616934A1 (fr) 1988-12-23
NL192155C (nl) 1997-02-04
FR2616934B1 (fr) 1993-07-02
NL8801541A (nl) 1989-01-16
NL192155B (nl) 1996-10-01
DE3820800A1 (de) 1988-12-29

Similar Documents

Publication Publication Date Title
JPH0583999B2 (ja)
US6282128B1 (en) Integrated circuit memory devices having multiple data rate mode capability and methods of operating same
GB2070372A (en) Semiconductor memory device
US5777935A (en) Memory device with fast write recovery and related write recovery method
US4894804A (en) Resetting arrangement for a semiconductor integrated circuit device having semiconductor memory
KR890003488B1 (ko) 데이터 전송회로
JPH0422318B2 (ja)
JPH11510944A (ja) 電荷転送センス増幅器
US4888737A (en) Semiconductor memory device
US20110013467A1 (en) System and Method for Reading Memory
JP2000021180A (ja) 内蔵ラッチを備えたダイナミック・センス増幅器
US5815450A (en) Semiconductor memory device
US5999470A (en) Sense amplifier circuit having high speed operation
JPH07130185A (ja) 半導体メモリ装置
US5053652A (en) High speed sensor system using a level shift circuit
US6741493B1 (en) Split local and continuous bitline requiring fewer wires
US6011739A (en) Semiconductor memory
KR100222036B1 (ko) 반도체 메모리 장치의 라이트 회로
US20040196716A1 (en) Semiconductor memory device
JP2539593B2 (ja) 半導体メモリ回路
US7075834B2 (en) Semiconductor integrated circuit device
GB2207573A (en) Data transmission circuits
JP2002313083A (ja) 半導体集積回路装置
JPH02297795A (ja) 半導体メモリ
JP2002251882A (ja) 半導体記憶装置およびそのビット線のプリチャージ方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071130

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081130

Year of fee payment: 15

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081130

Year of fee payment: 15