JPH073757B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH073757B2 JPH073757B2 JP62041839A JP4183987A JPH073757B2 JP H073757 B2 JPH073757 B2 JP H073757B2 JP 62041839 A JP62041839 A JP 62041839A JP 4183987 A JP4183987 A JP 4183987A JP H073757 B2 JPH073757 B2 JP H073757B2
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- JP
- Japan
- Prior art keywords
- data
- ram
- port
- sam
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高速，高信頼なテストモードを有する半導
体記憶装置に関するものである。
体記憶装置に関するものである。
近年、ダイナミックRAMの用途が広がり、画像処理の分
野でも大量に使われだしたのに伴い、画像処理用デユア
ルポートRAMと呼ばれるものが出現してきた。このRAMは
内部にRAM部とシリアルアクセスメモリ（以下、SAMと称
する）部を持ち、RAM部とSAM部は非同期に動作すること
ができる。このデユアルポートRAMを用いるとCPUがRAM
部をアクセスしている間もSAM部は画像データを入力で
きるので、CPUの利用効率を上げることができる。ま
た、RAM部とSAM部は相互にデータの転送が可能である。
野でも大量に使われだしたのに伴い、画像処理用デユア
ルポートRAMと呼ばれるものが出現してきた。このRAMは
内部にRAM部とシリアルアクセスメモリ（以下、SAMと称
する）部を持ち、RAM部とSAM部は非同期に動作すること
ができる。このデユアルポートRAMを用いるとCPUがRAM
部をアクセスしている間もSAM部は画像データを入力で
きるので、CPUの利用効率を上げることができる。ま
た、RAM部とSAM部は相互にデータの転送が可能である。
第２図は1986年アイ・イー・イー・イーインタナシヨナ
ル コンフエレンス オン コンシユマー エレクトロ
ニクス ダイジエスト オブ テクニカル ペイパ（IE
EE INTERNATIONAL CONFERENCE ON CONSUMER ELECTRONIC
S DIGEST OF TECHNICAL PARERS）159頁に記載された従
来のデユアルポートRAMのRAM/SAMポート部を示したもの
である。図において2a,2bはワード線、3a,3bはメモリセ
ル、4a,4bは相互に逆位相信号のビツト線、5a,5bはデー
タバス、6a,6bはデータゲート線、７はデータレジス
タ、８はシリアルセレクタ、9a,9bはシリアルバス、10
はコラムデコーダ、Q1,Q2はデータゲート、Q3,Q4はデー
タトランスフアトランジスタ、Q5,Q6はシリアルゲート
トランジスタ、Q7はアドレスランスフアトランジスタで
ある。
ル コンフエレンス オン コンシユマー エレクトロ
ニクス ダイジエスト オブ テクニカル ペイパ（IE
EE INTERNATIONAL CONFERENCE ON CONSUMER ELECTRONIC
S DIGEST OF TECHNICAL PARERS）159頁に記載された従
来のデユアルポートRAMのRAM/SAMポート部を示したもの
である。図において2a,2bはワード線、3a,3bはメモリセ
ル、4a,4bは相互に逆位相信号のビツト線、5a,5bはデー
タバス、6a,6bはデータゲート線、７はデータレジス
タ、８はシリアルセレクタ、9a,9bはシリアルバス、10
はコラムデコーダ、Q1,Q2はデータゲート、Q3,Q4はデー
タトランスフアトランジスタ、Q5,Q6はシリアルゲート
トランジスタ、Q7はアドレスランスフアトランジスタで
ある。
次いで動作について説明する。まずRAMポートからSAMポ
ートへデータを転送する場合、１のセンスアンプにより
増幅されたデータはビツト線4a,4b上に増幅される。次
いでトランジスタQ3,Q4がオンし、データレジスタ７に
データがラツチされる。ラツチされたデータは８のシリ
アルセレクタが選択されトランジスタQ5,Q6がオンする
とデータはシリアルバス9a,9bに読み出される。またRAM
ポート部だけの動作の時はビツト線4a,4bのデータはコ
ラムデコーダ10がセレクトされるとトランジスタQ1,Q2
がオンし、データバス5a,5bに読み出される。SAMポート
からRAMポートへの転送についてはシリアルバス9a,9bの
データがデータレジスタ７に書きこまれると次いでトラ
ンジスタQ3,Q4がオンし、ビツト線4a,4bにデータが転送
され、更にセンスアンプ１により増幅されメモリセルに
書き込まれる。
ートへデータを転送する場合、１のセンスアンプにより
増幅されたデータはビツト線4a,4b上に増幅される。次
いでトランジスタQ3,Q4がオンし、データレジスタ７に
データがラツチされる。ラツチされたデータは８のシリ
アルセレクタが選択されトランジスタQ5,Q6がオンする
とデータはシリアルバス9a,9bに読み出される。またRAM
ポート部だけの動作の時はビツト線4a,4bのデータはコ
ラムデコーダ10がセレクトされるとトランジスタQ1,Q2
がオンし、データバス5a,5bに読み出される。SAMポート
からRAMポートへの転送についてはシリアルバス9a,9bの
データがデータレジスタ７に書きこまれると次いでトラ
ンジスタQ3,Q4がオンし、ビツト線4a,4bにデータが転送
され、更にセンスアンプ１により増幅されメモリセルに
書き込まれる。
従来のデユアルポートRAMは以上の様に構成されている
ので、テスト段階において、RAMポートのみのテスト、R
AM→SAMの転送テスト、SAM→RAMへの転送テスト等を行
なう必要があり、テスト方法が複雑かつ長時間を要する
等の問題点があつた。
ので、テスト段階において、RAMポートのみのテスト、R
AM→SAMの転送テスト、SAM→RAMへの転送テスト等を行
なう必要があり、テスト方法が複雑かつ長時間を要する
等の問題点があつた。
この発明は上記の様な問題点を解消するためになされた
もので、わずかな回路を付加する事で、RAMポートSAM
ポートの転送結果を認識し、コラム方向に一列に並んだ
全てのRAM/SAMポートを一度にテストできる様にして、
高速，高信頼度なテストモード機能をもつデユアルポー
トRAMを得る事を目的とする。
もので、わずかな回路を付加する事で、RAMポートSAM
ポートの転送結果を認識し、コラム方向に一列に並んだ
全てのRAM/SAMポートを一度にテストできる様にして、
高速，高信頼度なテストモード機能をもつデユアルポー
トRAMを得る事を目的とする。
この発明に係るデユアルポートRAMは、RAMポートのセン
スアンプ出力とSAMポートのデータレジスタとをデータ
トランスフアゲートにて接続するのに加えて各々の一致
検出を行なうべき一致検出回路を設け、さらに一列に並
んだコラム共通に一致検出センスラインを接続した構成
にしたものである。
スアンプ出力とSAMポートのデータレジスタとをデータ
トランスフアゲートにて接続するのに加えて各々の一致
検出を行なうべき一致検出回路を設け、さらに一列に並
んだコラム共通に一致検出センスラインを接続した構成
にしたものである。
この発明におけるデユアルポートRAMはRAM/SAMポート部
に一致検出回路を設ける事により、RAM部の同一ワード
線により読み出されセンスアンプにより増幅されるデー
タと、SAM部のデータレジスタにラツチされたデータと
の一致検出を行なう事により、同一行を一度にテスト可
能とし、またRAMSAM転送機能のチエツクも可能とな
る。
に一致検出回路を設ける事により、RAM部の同一ワード
線により読み出されセンスアンプにより増幅されるデー
タと、SAM部のデータレジスタにラツチされたデータと
の一致検出を行なう事により、同一行を一度にテスト可
能とし、またRAMSAM転送機能のチエツクも可能とな
る。
第１図はこの発明の一実施例を示す回路図である。図に
おいて、12はRAMポート部とSAMポート部のデータの一致
検出を行なう一致検出回路である。13は一致検出結果デ
ータを出力するセンスライン、14は一致検出回路リセツ
ト用の信号ラインである。ここでトランジスタQ8,Q9,Q
10は４チヤンネルトランジスタ、他はＮチヤンネルトラ
ンジスタとする。他の部分については第２図の従来例と
同一である。
おいて、12はRAMポート部とSAMポート部のデータの一致
検出を行なう一致検出回路である。13は一致検出結果デ
ータを出力するセンスライン、14は一致検出回路リセツ
ト用の信号ラインである。ここでトランジスタQ8,Q9,Q
10は４チヤンネルトランジスタ、他はＮチヤンネルトラ
ンジスタとする。他の部分については第２図の従来例と
同一である。
次いで動作について説明する。まずRAMポートのデータ
が読み出される前に、ノードN2,N4は「Ｈ」にプリチヤ
ージされているものとする。また信号線14を「Ｈ」にし
てトランジスタQ11をオンにしてノードN1を「Ｈ」にプ
リチヤージする。その後、信号線13を「Ｈ」にプリチヤ
ージする。このときトランジスタQ10はノードN1が
「Ｈ」のためオフしている。しかる後、信号線14を
「Ｌ」レベルにする。トランジスタQ8,Q9は共にオフし
ている。
が読み出される前に、ノードN2,N4は「Ｈ」にプリチヤ
ージされているものとする。また信号線14を「Ｈ」にし
てトランジスタQ11をオンにしてノードN1を「Ｈ」にプ
リチヤージする。その後、信号線13を「Ｈ」にプリチヤ
ージする。このときトランジスタQ10はノードN1が
「Ｈ」のためオフしている。しかる後、信号線14を
「Ｌ」レベルにする。トランジスタQ8,Q9は共にオフし
ている。
センスアンプ１が活性化され、RAMポートのデータが増
幅されるとノードN2,N4のRAMデータとノードN3,N5のSAM
データが一致検出される。例えばノードN2,N3が共に
「Ｈ」、ノードN4,N5が共に「Ｌ」で一致しているとき
トランジスタQ8がオンし、ノードN1は「Ｈ」のままであ
り、つまりセンスライン13のレベルも「Ｈ」のままであ
る。同様にノードN2,N3が共に「Ｌ」、ノードN4,N5が共
に「Ｈ」でもトランジスタQ9がオンし、ノードN1は
「Ｈ」のままである。
幅されるとノードN2,N4のRAMデータとノードN3,N5のSAM
データが一致検出される。例えばノードN2,N3が共に
「Ｈ」、ノードN4,N5が共に「Ｌ」で一致しているとき
トランジスタQ8がオンし、ノードN1は「Ｈ」のままであ
り、つまりセンスライン13のレベルも「Ｈ」のままであ
る。同様にノードN2,N3が共に「Ｌ」、ノードN4,N5が共
に「Ｈ」でもトランジスタQ9がオンし、ノードN1は
「Ｈ」のままである。
しかし、もしノードはN2,N5が「Ｈ」、N3,N4が「Ｌ」で
あるとすると、トランジスタQ8がオンし、ノードN1が
「Ｌ」になるためセンスライン13の「Ｈ」レベルはトラ
ンジスタQ10を通して放電される。また逆に、ノードN2,
N5が「Ｌ」、ノードN3,N4が「Ｈ」でも同様に放電され
る。このようにして多数の一致検出群のうち、１つでも
不一致があるとセンスライン13のレベルは放電される。
あるとすると、トランジスタQ8がオンし、ノードN1が
「Ｌ」になるためセンスライン13の「Ｈ」レベルはトラ
ンジスタQ10を通して放電される。また逆に、ノードN2,
N5が「Ｌ」、ノードN3,N4が「Ｈ」でも同様に放電され
る。このようにして多数の一致検出群のうち、１つでも
不一致があるとセンスライン13のレベルは放電される。
以上のようにして一致検出を行なうのであるが、このよ
うな一致検出回路12をデータレジスタ７と同様に一列に
並べて配置させ、センスライン13、信号ライン14を全て
の一致検出回路に共通に接続させることで、一つのワー
ド線の選択されたときの同一行の全てのRAMポート部の
データとそれに1:1で対応するSAMポート部のデータレジ
スタとの内容の一致検出を一度で行なうことができる。
これによりRAMSAMの転送機能のチエツクを簡単に行な
うことが可能となる。またRAM部単独のテストにおいて
も、テストデータをデータレジスタ７にストアしておく
ことにより、同一行を一度にテストできる。
うな一致検出回路12をデータレジスタ７と同様に一列に
並べて配置させ、センスライン13、信号ライン14を全て
の一致検出回路に共通に接続させることで、一つのワー
ド線の選択されたときの同一行の全てのRAMポート部の
データとそれに1:1で対応するSAMポート部のデータレジ
スタとの内容の一致検出を一度で行なうことができる。
これによりRAMSAMの転送機能のチエツクを簡単に行な
うことが可能となる。またRAM部単独のテストにおいて
も、テストデータをデータレジスタ７にストアしておく
ことにより、同一行を一度にテストできる。
なお、以上の実施例ではデユアルポートRAMについて示
したが、単なるRAMでテスト機能のためにのみ一致検出
回路とデータレジスタを設けても良い。
したが、単なるRAMでテスト機能のためにのみ一致検出
回路とデータレジスタを設けても良い。
以上説明したようにこの発明は、コラム方向に一列に並
んだ全てのRAM/SAMポートを一度にテストできるように
したので、各種のテストが簡単でしかも、短時間ででき
るようになるという効果を有する。
んだ全てのRAM/SAMポートを一度にテストできるように
したので、各種のテストが簡単でしかも、短時間ででき
るようになるという効果を有する。
第１図はこの発明の一実施例を示す回路図、第２図は従
来の一例を示す回路図である。 ７……データレジスタ、12……一致検出回路、13……一
致検出出力。
来の一例を示す回路図である。 ７……データレジスタ、12……一致検出回路、13……一
致検出出力。
Claims (1)
- 【請求項１】メモリセルのデータ読み出しおよび書き込
むビツト線に接続されるセンスアンプと、センスアンプ
のデータを双方向に転送するゲートと、上記ゲートによ
りセンスアンプと分離されたデータレジスタとを有する
半導体記憶装置において、データレジスタの出力とセン
スアンプの出力との一致検出を行なう一致検出回路を備
えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041839A JPH073757B2 (ja) | 1987-02-25 | 1987-02-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041839A JPH073757B2 (ja) | 1987-02-25 | 1987-02-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209096A JPS63209096A (ja) | 1988-08-30 |
| JPH073757B2 true JPH073757B2 (ja) | 1995-01-18 |
Family
ID=12619424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041839A Expired - Fee Related JPH073757B2 (ja) | 1987-02-25 | 1987-02-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073757B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2615062B2 (ja) * | 1987-08-12 | 1997-05-28 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0748319B2 (ja) * | 1988-08-30 | 1995-05-24 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2717712B2 (ja) * | 1989-08-18 | 1998-02-25 | 三菱電機株式会社 | 半導体記憶装置 |
| KR920003269B1 (ko) * | 1990-05-04 | 1992-04-27 | 삼성전자 주식회사 | 듀얼 포트 메모리소자의 모우드 전환방법 |
-
1987
- 1987-02-25 JP JP62041839A patent/JPH073757B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63209096A (ja) | 1988-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |