JPH1197357A - 半導体素子形成法 - Google Patents

半導体素子形成法

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JPH1197357A
JPH1197357A JP9250952A JP25095297A JPH1197357A JP H1197357 A JPH1197357 A JP H1197357A JP 9250952 A JP9250952 A JP 9250952A JP 25095297 A JP25095297 A JP 25095297A JP H1197357 A JPH1197357 A JP H1197357A
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Abstract

(57)【要約】 【課題】良好な特性の半導体素子及びその回路を簡単な
工程、低温且つ高精度に基体上に形成する。 【解決手段】単層あるいは複数の層からなる膜構造（３
０）を、それを支持する基体（１０）から剥離するため
に、好ましくは少なくとも一部空隙（６３５）を有する
剥離層（２０）を、単層あるいは複数の層からなる膜構
造（３０）と基体（１０）との間に少なくとも１層設け
る工程と、単層あるいは複数の層からなる膜構造（３
０）の少なくとも一部を形成した後に、当該剥離層（２
０）の少なくとも１層を除去することにより、単層ある
いは複数の層からなる膜構造（３０）を、それを支持す
る基体（１０）から剥離する工程を含む半導体素子の形
成法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関するもので、特に、転写法によって半導体素子ま
たは半導体回路を形成する方法に関するものである。
【０００２】
【従来の技術】単結晶シリコン表面に形成されるバイポ
ーラ及びＭＯＳ型トランジスタは良好な特性を有し、広
く電子デバイスを構成する素子として用いられている。
さらに現在では素子サイズの微細化に対応するため、シ
リコン表面に絶縁膜を介して作製された薄膜シリコン上
にトランジスタを作製するＳＯＩ技術が開発されてきて
いる。これらの半導体素子形成は熱酸化法等およそ１０
００℃の高温熱処理プロセス技術を基本としている。
【０００３】最近、プラズマＣＶＤ、レーザ結晶化等を
用い比較的低温で半導体層を形成し、これに多結晶シリ
コン薄膜トランジスタ(poly-Si TFT) 或いはアモルファ
スシリコン薄膜トランジスタ(a-Si:HTFT) が作製できる
ようになった。
【０００４】さらに大画面直視型ディスプレイの駆動回
路へのかかる薄膜トランジスタの応用が期待されてい
る。このため大型基板処理技術の確立が必須となってい
る。
【０００５】
【発明が解決しようとする課題】上述のシリコントラン
ジスタ作製プロセス技術は、およそ１０００℃の高温の
熱処理技術を基本としているために、耐熱性の低い基板
上に形成された半導体薄膜へトランジスタ等を作製する
場合には適用出来ないという問題点があった。プラズマ
ＣＶＤあるいはレーザ結晶化等の新規技術によりプロセ
ス温度の低温化がはかられてはいるが、尚３００℃以上
が必要であり、プラスチック等の非耐熱基板上のトラン
ジスタ回路作製は困難であった。さらに大面積基板上に
直接トランジスタ回路を作製する場合、基板サイズの大
型化により、作製プロセス装置の巨大化、低精度化、且
つ素子がコスト高になるという問題点があった。
【０００６】本発明の目的は、かかる問題を解決し、良
好な特性のトランジスタ回路を耐熱性の低い基板上に形
成可能にし、且つ、大面積デバイスを実現する方法を提
供することである。
【０００７】
【課題を解決するための手段】上記目的はトランジスタ
回路作製に必要な、半導体層を含む単層あるいは複数の
層からなる膜構造を、それらを支持する基体から剥離す
ることにより達成される。或いは必要なら当該膜構造を
高温での耐熱性を特に必要としない別の基体に接着する
ことにより達成される。この目的を実現するために当該
膜構造とこれを支持する基体との間に剥離層を設けるこ
とを特徴とする。
【０００８】本発明の、トランジスタ回路作製に必要
な、単層あるいは複数の層からなる膜構造形成法の態様
においては、当該剥離層をエッチングによって除去する
ことにより、単層あるいは複数の層からなる膜構造を、
それを支持する基体から剥離することを手段とする。
【０００９】さらに、当該剥離層の除去を容易ならしめ
るために、少なくとも一部に空隙を有する剥離層の形成
を特徴とする。
【００１０】本発明は剥離層の除去により、単層あるい
は複数の層からなる膜構造をそれを支持する基体から剥
離する工程を、単層あるいは複数の層からなる膜構造内
に形成される所望の半導体デバイス回路の形成プロセス
の途中、或いは、形成後に行うことを特徴とする。
【００１１】本発明の態様に係わる半導体デバイス回路
としては、例えば、薄膜トランジスタ、ＭＯＳ型ＦＥ
Ｔ、バイポーラトランジスタ等を単体もしくくは複数用
いた回路、或いは、太陽電池を用いた回路等を例示する
ことができる。
【００１２】
【作用】本発明の半導体素子形成法は、半導体素子作製
に必要な、単層あるいは複数の層からなる膜構造を、そ
れらを支持する基体から剥離することによって、或いは
必要なら当該膜構造を別の基体に接着することにより達
成される。
【００１３】当該剥離を低温工程により行うことによっ
て、半導体素子或いは半導体素子を用いた回路を、所定
の基体上に高温の加熱工程を用いることなく形成するこ
とができる。
【００１４】半導体素子作製プロセスの少なくとも一部
分を、半導体層を含む膜構造を最終的にデバイスとして
使用する場合の支持基体とは別の基体上に接着させた状
態で行うことにより、半導体素子作製プロセスとしての
少なくとも一部分は、半導体素子として良好な特性が得
られる高温加熱処理を用いるプロセス技術を使用でき
る。さらに本方法により、例えば、小面積の基体上に作
製した半導体素子を含む回路を、大面積基体上に転写す
ることにより、大面積デバイスを容易に作製することが
できる。
【００１５】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。
【００１６】図１ａに本発明の基本的概念図を示す。例
えば、シリコン、窒化シリコン，石英、あるいはセラミ
ックスなどの半導体材料または耐熱性絶縁材料からなる
基体１０上に、剥離層２０を形成し、さらにその上に、
所定の回路形成に必要な、例えば、シリコンあるいはII
-VI 族あるいはIII-V 族化合物半導体などの半導体層を
含む、単層あるいは複数の層からなる膜構造３０を形成
する。剥離層としては特に半導体素子を形成するための
高温度、すなわち、望ましくは１０００°Ｃ〜１１００
°Ｃにおいても安定で、かつかかる温度においても半導
体層またはそこに形成された半導体素子に悪影響を及ぼ
さない材料であることが必要である。このため、例え
ば、クロム、ニッケル、タンタル、タングステンなどの
金属材料、またはアルミナ、窒化シリコン、二酸化シリ
コン等の絶縁材料、さらにＩｎＺｎＯなどを用いる。
【００１７】剥離層の厚さは、後の剥離層エッチングの
ためには、少なくとも２００ｎｍ以上が必要である。ま
た、基体材料１０や膜構造材料３０との間での熱歪みを
低減する必要があることや、剥離層自身の形成時間等を
考慮すると２００００ｎｍ以下とするのが望ましいが、
さらに望ましくは１０００〜１００００ｎｍ程度が適切
である。上記剥離層は、例えば通常の半導体製造工程で
使用される真空蒸着、気相成長、あるいはスパッタ処理
などにより形成することができる。
【００１８】そして、膜構造３０の半導体層に通常の拡
散工程やイオン注入工程など所定の半導体処理工程を用
いて、例えば太陽電池、ダイオード、あるいはトランジ
スタ等の半導体素子を形成する。また、これらの素子が
相互配線され集積回路として形成されていても良い。も
っとも、上記半導体素子を形成する工程は完全に終了し
ている必要はなく、少なくとも高温処理工程が終了して
いれば、途中工程であっても良い。その後、当該剥離層
を例えばエッチングによって除去することにより、単層
あるいは複数の層からなる膜構造３０を、それを支持す
る基体１０から剥離する図１ｂ。剥離層のエッチング
は、例えば、アルミナ、窒化シリコン等はリン酸を主成
分とする溶液で、二酸化シリコンはフッ酸を含むエッチ
ング液で、ＩｎＺｎＯは塩酸を用いて行うことができ
る。
【００１９】単層あるいは複数の層からなる膜構造３０
が十分な機械的強度を有し、それ自身が物理的支持を必
要としないときは、剥離処理の後そのまま単体の半導体
素子として或いはこれら素子を含む回路デバイスとして
使用することができ、一方、途中工程で剥離した場合に
は、半導体素子或いはそれを用いる回路デバイスをさら
に形成する工程を続けて行うこととなる。
【００２０】また、膜構造３０を剥離した後の基体１０
は図１ｃに示すように、再び半導体素子あるいは回路形
成に必要な所望の単層あるいは複数の層からなる膜構造
３０をその上に形成し、再度支持基体として利用するこ
とも可能である。
【００２１】図２に、基体１０とは別の新たな支持基体
４０を用いる実施の形態を示す。基体１０上に剥離層２
０を形成し、さらにその上に、所定の回路形成に必要な
単層あるいは複数の層からなる膜構造３０を形成する
（図２ａ）。所定の回路を形成後、膜構造３０の上に基
体４０を適当な接着剤により接着する（図２ｂ）。基体
４０は基体１０と異なり、必ずしも基体１０に要求され
るような高温での安定性は要求されない。したがって、
基体４０にはプラスチックなど安価な有機材料を用いる
ことができる。しかる後に、剥離層２０を例えばエッチ
ングによって除去することにより、単層あるいは複数の
層からなる膜構造３０を、それを支持する基体１０から
剥離し、新たな基体４０上へと転写する工程を完成させ
ることができる（図２ｃ）。
【００２２】具体的転写例として、図３にトランジスタ
素子及びそれを用いた集積回路を転写した実施の形態を
示す。図３はメタルオキサイドセミコンダクター（ＭＯ
Ｓ）型電解効果型トランジスタ（ＦＥＴ）を転写した例
である。
【００２３】ＭＯＳＦＥＴの作製工程として、まず結晶
性シリコン膜５０形成し、その表面にゲート絶縁膜６０
を形成し、所定のパターンを有するマスクを形成して例
えばイオン注入または拡散処理によりドープシリコン層
からなるソースおよびドレイン領域７０、７２形成す
る。層間絶縁膜９０、９２等を形成し、該層間絶縁膜に
コンタクトホールを形成してソース、ゲート、およびド
レイン電極８０、８２、８４形成する。さらに、パッシ
ベーションのための酸化膜９４が形成される。好ましい
結晶性シリコン膜５０の厚さは１０００ｎｍ〜５０００
０ｎｍである。電極メタルの厚さは１０ｎｍ〜２０００
ｎｍであり、望ましくは１００ｎｍ〜１０００ｎｍであ
る。さらに必要の場合、トランジスタ間或いは外部回路
との金属配線１００、１０２が形成される。図３ａは、
基体１０に剥離層２０および結晶性シリコン膜５０を形
成した後、上記工程が終了しＭＯＳＦＥＴが完成した後
の基板の断面を模式的に示す。
【００２４】ＭＯＳＦＥＴ形成のための結晶性シリコン
膜５０の形成、ゲート絶縁膜形成、およびドープシリコ
ン領域形成のための不純物活性化処理等にはおよそ１０
００°Ｃの高温加熱処理工程が用いられる。基体１０が
例えば石英のように１０００°Ｃ以上の耐熱性を有する
ことにより、これら高温の熱処理工程を用いることがで
きる。
【００２５】さらに上記ＭＯＳＦＥＴの作製工程におい
て、シリコン層５０のレーザ結晶化、レーザ活性化によ
る層特性の改善、また膜形成のためのプラズマＣＶＤ
等、比較的低温度で処理できる技術を用いることにより
高温処理工程より時間短縮を図ることができる。
【００２６】次に、別の基体４０をトランジスタ回路が
形成された層上に接着させる（図３ｂ）。しかる後に、
剥離層２０を除去してトランジスタ回路を基体４０上に
転写させる（図３ｃ）。
【００２７】このとき、基体４０は単に形成されたトラ
ンジスタ回路の支持を目的とするものであり、トランジ
スタ作製中の処理には特に影響されない。従って、上記
トランジスタ作製に於いて、高処理温度を必要とする技
術を用いる場合でも、基体４０には耐熱性の小さい、安
価な材料、例えばエポキシ樹脂、ポリイミド或いはポリ
カーボネイトなどのプラスチック材料を用いることがで
きる。
【００２８】本発明を用いることにより、高温処理の製
造プロセスにより優れた特性を持つ半導体素子及びその
回路が、種々の安価な必ずしも高温での耐熱性を有しな
い材料の基体上に形成可能となる。
【００２９】例えば、他の実施の形態として図４に示す
ように、ゲート電極８２、ゲート絶縁膜６０、シリコン
膜５０、ドープ層７０、７２、絶縁膜９０等の形成後、
本発明による転写を行い、しかる後に、メタル配線８
０、８４、１００、１０２を行っても良い。この場合、
必要ならば、電極取り出しのコンタクトホール側壁は適
宜絶縁される。なお、ＭＯＳＦＥＴ以外の素子を用いる
場合も、同様に本発明による転写法を用いることができ
る。
【００３０】図５にアモルファスシリコンＴＦＴ回路の
作製と、その転写を行う実施の形態を示す。基体２００
上に形成した剥離層２１０上に、スパッタ等手段を用い
てメタル層を形成し、エッチング等の方法によりゲート
電極２２０を形成する。電極メタルの厚さは１０ｎｍ〜
２０００ｎｍであり、望ましくは１００ｎｍ〜１０００
ｎｍである。プラズマＣＶＤ等によりシリコンナイトラ
イド２３０及びアモルファスシリコン膜２４０を形成す
る。膜厚はそれぞれ、５０ｎｍ〜２０００ｎｍ及び１０
ｎｍ〜１０００ｎｍであり、望ましくは１００ｎｍ〜１
０００ｎｍ及び２０ｎｍ〜５００ｎｍである。アモルフ
ァスシリコン膜２４０形成後、不純物ドープアモルファ
スシリコン膜２５０を、プラズマＣＶＤ等により形成す
る。膜厚は５０ｎｍ〜２００ｎｍである。しかる後に、
エッチングによりチャネル部分の不純物ドープ層を除去
する。
【００３１】ソース・ドレイン電極領域２６０，２７０
の形成、さらには層間絶縁膜２８０，２９０、及びパッ
シベーション膜２９１の形成、及びトランジスタ間或い
は外部回路との金属配線２９２，２９３の形成が行われ
れる。図４ａにはこれら全てが基体２００の上で完成し
た場合を示した。
【００３２】このアモルファスシリコンＴＦＴ或いはそ
の回路を、図４ｂ及び４ｃに示すように、剥離層の全部
或いは一部を除去することにより新しい基板２９４に転
写する。ここで、“剥離層の一部を除去する”とは剥離
する領域上に半導体素子作製のための支持層を作製する
場合、その支持層は除去せず新しい基体上でも使用する
場合等を意味する。
【００３３】本発明の他の実施の形態として、太陽電池
素子形成を示すことができる。図６には、基体３００上
に形成した剥離層３１０上に作製した太陽電池素子を示
す。アモルファスシリコン型太陽電池の場合、下部電極
３２０をスパッタリング等で作製後、Ｐ型高濃度不純物
層３３０、不純物を添加しない半導体層３４０、その半
導体表面にｎ型不純物層３５０をプラズマＣＶＤ等で形
成する。それぞれの層の厚さは、Ｐ型高濃度不純物層が
１０ｎｍ〜１００ｎｍ、不純物を添加しない半導体層が
１００ｎｍ〜５０００ｎｍ、ｎ型不純物層が１０ｎｍ〜
１００ｎｍがそれぞれ好ましい範囲である。その後、上
部電極３６０形成、さらにはパッシベーション層３７０
及び外部回路との金属配線３８０形成を行うことによ
り、アモルファスシリコン型太陽電池素子を形成する。
【００３４】結晶シリコン型太陽電池の場合、Ｐ型高濃
度不純物層はドープした半導体膜の固相結晶化法、或い
は溶融固化法によって形成する。或いは不純物熱拡散も
用いることができる。ｐ型半導体層は半導体膜の固相結
晶化法或いは溶融固化法によって形成する。ｎ型不純物
層はイオン注入或いは不純物熱拡散によって形成する。
それぞれの層の厚さは、Ｐ型高濃度不純物層が１０ｎｍ
〜１００ｎｍ、ｐ型半導体層が１０００ｎｍ〜５０００
０ｎｍ、ｎ型不純物層が１０ｎｍ〜１００ｎｍとするが
それぞれより好ましい範囲である。
【００３５】そしてこの太陽電池或いはその回路を図６
ｂ及びｃに示すように剥離層の全部或いは一部を除去す
ることにより新しい基板３９０に転写する。
【００３６】本発明により新しい基板に転写された素子
及びその回路は上下が逆転する。従って、素子及びその
回路の作製は転写後の使用に併せて適宜最適化を行えば
よい。例えば、図３に示すＭＯＳＦＥＴの転写の場合、
初めトップゲート型のＴＦＴを作製すると、転写後はボ
トムゲート型ＴＦＴとなる。転写後トップゲート型ＴＦ
Ｔを使用するときは、図５に示すように最初ボトムゲー
ト型ＴＦＴを作製して、転写を行えばよい。
【００３７】また転写後ＴＦＴ間の配線を行うときは、
図７に示すように配線用コンタクト部分４００を設け、
コンタクトホールを開けた後配線形成を行えばよい。
【００３８】さらに、他の実施の形態として、本発明を
用いることにより、図８に示すように、予め小さい基体
５０５上に剥離層５０４を介して形成されたトランジス
タ回路が形成された半導体層を含む膜構造５１０を、よ
り大きな基体５２０上に転写することができる。この方
法によって、従来の大面積基体上の高精細パターンニン
グの困難性を解消することができ、優れた特性を持つ微
細な半導体素子、及びその回路を大面積基体５２０上に
形成することが可能となる。
【００３９】さらに、本発明を用いることにより、図９
に示すように基体５３１上に剥離層５３２を介して作製
されたトランジスタ回路を含む層５３０を、より小さな
基板５４０上に転写して、優れた特性を持つ微小な半導
体素子または回路を一度に多数の微小な基体５４０上に
実現することができる。
【００４０】なお、本発明の半導体素子形成法は、図１
〜９に示した実施の形態による形成方法に限定されるも
のではなく、本発明の技術的範囲内で適宜変更すること
ができるのはいうまでもない。
【００４１】例えば、図３に示す実施の形態において
は、半導体素子及び回路についてはＭＯＳＦＥＴ及びそ
の回路について示したが、本発明はＭＯＳＦＥＴの他、
例えば、図５に記載のアモルファスシリコンＴＦＴ、図
６に記載の太陽電池素子、その他バイポーラ素子、アモ
ルファスイメージセンサー等の形成に用いることができ
る。
【００４２】さらに、図３〜７に示される実施の形態で
は、少なくともトランジスタ素子を完成した後の転写に
ついて示したが、本発明による方法は素子作製の途中に
も適用することができる。
【００４３】図１においては、剥離層の除去の方法とし
てエッチングによる除去方法を例示した。この場合、剥
離層を溶解する溶液、或いはガスを用いて剥離層を分解
除去することにより、単層あるいは複数の層からなる膜
構造３０を基体１０より剥離する。エッチングにより剥
離層を除去する場合、より好適な剥離層の態様として、
少なくとも一部に空隙を有する剥離層を例示することが
できる。
【００４４】図１０にリソグラフィー技術を用いて、そ
の一部に空隙を有する剥離層を形成する方法を示す。ま
ず基体６１０上に剥離層を構成する膜６００を形成する
（図１０ａ）。膜材料としては例えばクロムを例示する
ことが出来る。しかし、本方法は特にクロム材料に限定
されるものではなく、例えばニッケル、タンタル、タン
グステンなどの金属材料、アルミナ、窒化シリコン、二
酸化シリコン等の絶縁材料、さらにＩｎＺｎＯなど、本
発明を実施する際に最適の材料を選択することができ
る。剥離層６００の形成法としては、例えばＣＶＤ方、
スパッタリング法などを挙げることが出来る。しかし、
剥離層６００の形成法も本発明実施を限定することはな
く、最適の形成法を選択できるのはいうまでもない。
【００４５】次にリソグラフィー及びエッチング技術を
用いて膜６００を例えば図１０ｂのように膜を一部除去
してパターンニングする。次に、図１０ｃ及びｄに示す
様に高分子材料等の有機溶剤に可溶性の強い物質６２０
を塗布し、さらにドライエッチング或いはポリッシング
によって物質６２０の一部を除去して膜６００が表面に
露出した態様で平坦化を行う。
【００４６】その後、この平坦面の保護層として、ＥＣ
ＲプラズマＣＶＤ、スパッタリング等低温で膜形成可能
な手法を用いて膜６３０を図１０ｅの様に形成する。膜
６３０の材料としては、例えば酸化シリコンを例示する
ことが出来る。しかし、本方法はこの材料に限定され
ず、本発明を実施する際に最適の材料を選択することが
できる。
【００４７】膜６３０形成後、溶剤によって物質６２０
を除去して、図１０ｆに示すような一部に空隙６３５を
有する剥離層６４０を形成できる。溶剤によっては、物
質６２０を除去するには、図１１に示すように溶剤液６
５０中に試料を浸すことが簡便な方法である。さらに効
率よく物質６２０を除去するためには、溶剤溶液を加熱
して溶解反応を高めるか、あるいは溶剤を気化させて、
反応性の高い蒸気による溶解を用いることができる。
【００４８】当該剥離層６４０の除去は、物質６２０を
溶解するが、膜６３０は溶解しないエッチング溶剤を用
いる。剥離層は空隙を有するため、エッチングは容易に
剥離層内部に侵入し、物質６２０を除去することができ
る。
【００４９】膜構造６９０の剥離のため、より効率よく
エッチング液を剥離層内部に侵入せしめるためには、図
１２に示すように、試料を真空容器６６０内に入れ、真
空排気６７０により空隙内の空気を除去した後、エッチ
ング溶剤６８０を容器６５０内に入れることにより、エ
ッチング溶剤は速やかに剥離層内に入り込み、物質６２
０を溶解し、単層あるいは複数の層からなる膜構造６９
０の基体６１０からの剥離を実現できる。さらにより効
率よく剥離層を除去せしめるために、図１３に示すよう
に、空隙層上の膜構造を、半導体素子及びその回路形成
に支障無い範囲で除去して、エッチング溶剤による剥離
層の除去を増進することができる。
【００５０】この他に、スパッタリングで空隙を有する
成膜技術が知られている（文献１）。アルゴンガス雰囲
気中でＳｉＯ2 をスパッタリングすると空隙を有するＳ
ｉＯ2 膜が形成される。このような膜はエッチング速度
が極めて大きく、本発明の剥離層として用いることが出
来る。
【００５１】文献１：T.Serikawa and T.Yachi；J.Elec
trochem.Soc.、131 (1984) pp 2105-2109 ．さらにＣＶ
Ｄ或いは蒸発法によっても、成膜時の少なくとも一部の
間に於て、ガス圧力を大きく設定することにより、気相
反応を高め、微粒子を含む膜を形成することにより、空
隙を有する膜の形成が可能である。このような膜はエッ
チング速度が極めて大きく、本発明の剥離層として用い
ることが出来る。
【００５２】
【発明の効果】本発明による半導体素子の形成法によれ
ば、良好な特性の半導体素子及びその回路を簡単な工程
でしかも大面積で作製することができる。さらに、ガラ
ス、プラスチック等耐熱性の無い基体の上に、良好な特
性の半導体素子及びその回路を形成することができる。
【図面の簡単な説明】
【図１】単層あるいは複数の層からなる膜構造を基体か
ら剥離する基本的概念図を示す。
【図２】単層あるいは複数の層からなる膜構造を基体か
ら剥離するとき、当該膜構造を支持する新たな基体を用
いる場合を示す。
【図３】メタルオキサイドセミコンダクター（ＭＯＳ）
型電解効果型トランジスタ（ＦＥＴ）を転写する例を示
す。
【図４】ゲート電極、絶縁膜、シリコン膜、ドープ層、
層間絶縁膜形成後、本発明による転写を行い、しかる後
に、メタル配線を行うプロセスを示す。
【図５】アモルファスシリコンＴＦＴ回路の作製とその
転写を示す。
【図６】太陽電池素子の作製とその転写を示す。
【図７】転写後ＴＦＴ間の配線を行う例を示す。
【図８】小さい基体上に作製したトランジスタ回路を、
より大きな基体上に転写する方法を示す。
【図９】大きい基体上に作製したトランジスタ回路を、
より小さな基体上に転写する方法を示す。
【図１０】リソグラフィー技術を用いて一部に空隙を有
する剥離層の形成法を示す。
【図１１】溶剤によって有機材料除去する方法を示す。
【図１２】試料を真空容器に入れ、真空排気により空隙
内の空気を除去した後、エッチング溶剤を容器内に入れ
てエッチングする方法を示す。
【図１３】空隙を有する層上の膜構造を一部除去した後
剥離層の除去を行う方法を示す。
【符号の説明】
１０…基体 ２０…剥離層 ３０…単層あるいは複数の層からなる膜構造 ４０…基体 ５０…シリコン膜 ６０…ゲート絶縁膜 ７０…ソース領域 ７２…ドレイン領域 ８０…ソース電極 ８２…ゲート電極 ８４…ドレイン電極 ９０、９２…層間絶縁膜 ９４…パッシベーション膜 １００、１０２…金属配線 ２００…基体 ２１０…剥離層 ２２０…ゲート電極 ２３０…シリコンナイトライド ２４０…アモルファスシリコン膜 ２５０…不純物ドープアモルファスシリコン膜 ２６０，２７０…ソース・ドレイン電極領域 ２８０，２９０…層間絶縁膜 ２９１…パッシベーション膜 ２９２，２９３…金属配線 ２９４…新しい基板 ３００…基体 ３１０…剥離層 ３１５…保護層 ３２０…下部電極 ３３０…Ｐ型高濃度不純物層 ３４０…不純物を添加しない半導体層 ３５０…ｎ型高濃度不純物層 ３６０…上部電極 ３７０…パッシベーション層 ３８０…金属配線 ３９０…新しい基板 ４００…配線用コンタクト部分 ５０４…剥離層 ５０５…小さい基体 ５１０…半導体層を含む膜構造 ５２０…大面積基体 ５３０…トランジスタ回路を含む層 ５３１…基体 ５３２…剥離層 ５４０…微小な基体 ６００…剥離層を構成する膜 ６１０…基体 ６２０…高分子材料等の有機溶剤に可溶性の強い物質 ６３０…保護層 ６３５…空隙 ６４０…剥離層 ６５０…溶剤液 ６６０…真空容器 ６７０…真空排気 ６８０…エッチング溶剤 ６９０…膜構造
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 31/04 Ｈ０１Ｌ 21/302 Ｚ // Ｈ０１Ｌ 21/302 21/306 Ａ 21/306

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 支持基体上に剥離層を形成するステップ
    と、 前記剥離層上に単層あるいは複数の層からなる膜構造を
    形成するステップと、 前記剥離層を除去することにより前記膜構造を前記基体
    から剥離するステップを含むことを特徴とする半導体素
    子の形成法。
  2. 【請求項２】 前記膜構造を前記支持基体から剥離する
    ステップは、前記剥離層をエッチングによって除去する
    ステップを含むことを特徴とする請求項１に記載の半導
    体素子の形成法。
  3. 【請求項３】 前記膜構造を形成するステップの後、前
    記単層あるいは複数の層からなる膜構造の少なくとも一
    部にトランジスタ回路を形成するステップを含むことを
    特徴とする請求項１または請求項２に記載の半導体素子
    の形成法。
  4. 【請求項４】 前記膜構造を形成するステップの後、前
    記単層あるいは複数の層からなる膜構造の少なくとも一
    部に太陽電池回路を形成するステップを含むことを特徴
    とする請求項１または請求項２に記載の半導体素子の形
    成法。
  5. 【請求項５】 前記剥離層を形成するステップは、剥離
    層の少なくとも一部に空隙を形成するステップを含むこ
    とを特徴とする請求項１乃至請求項４のいずれか１項に
    記載の半導体素子の形成法。
  6. 【請求項６】 前記空隙を形成するステップは、リソグ
    ラフィーとエッチング技術によって剥離層の一部を除去
    するステップを含むことを特徴とする請求項５に記載の
    半導体素子の形成法。
  7. 【請求項７】 前記空隙を形成するステップは、スパッ
    タリング法により剥離層の一部を除去するステップを含
    むことを特徴とする請求項５に記載の半導体素子の形成
    法。
  8. 【請求項８】 前記空隙を形成するステップは、プラズ
    マ化学気相反応法を用いて剥離層の一部を除去するステ
    ップを含むことを特徴とする請求項５に記載の半導体素
    子の形成法。
  9. 【請求項９】 前記空隙を形成するステップは、蒸発反
    応法を用いて剥離層の一部を除去するステップを含むこ
    とを特徴とする請求項５に記載の半導体素子の形成法。
  10. 【請求項１０】 単層あるいは複数の層からなる前記膜
    構造を、それを支持する基体から剥離した後、当該基体
    を再び単層あるいは複数の層からなる膜構造を支持する
    基体として、再利用することを特徴とする請求項１乃至
    請求項９のいずれか１項に記載の半導体素子の形成法。
  11. 【請求項１１】 第１の基体上に剥離層を介して単層あ
    るいは複数の層からなる膜構造を形成するステップと、 第２の基体を前記膜構造上に接着材を用いて接着するス
    テップと、 しかる後に、第１の基体を前記膜構造から剥離するステ
    ップを含むことを特徴とする単層あるいは複数の層から
    なる膜構造の転写方法。
  12. 【請求項１２】 前記第１の基体を前記膜構造から剥離
    するステップは前記剥離層をエッチングによって除去す
    るステップを含むことを特徴とする請求項１１に記載の
    膜構造の転写方法。
  13. 【請求項１３】 前記膜構造を形成するステップと、前
    記第２の基体を前記膜構造上に接着材を用いて接着する
    ステップの間に、前記膜構造に少なくとも太陽電池また
    はトランジスタのいずれかを形成するステップを含むこ
    とを特徴とする請求項１１または請求項１２に記載の膜
    構造の転写方法。
  14. 【請求項１４】 前記剥離層は空隙を含むことを特徴と
    する請求項１１乃至請求項１３のいずれか１項に記載の
    膜構造の転写方法。
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