JPS59127860A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS59127860A JPS59127860A JP381183A JP381183A JPS59127860A JP S59127860 A JPS59127860 A JP S59127860A JP 381183 A JP381183 A JP 381183A JP 381183 A JP381183 A JP 381183A JP S59127860 A JPS59127860 A JP S59127860A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタを含む半導体装（１）
置の製造法に関するものである。
デバイスの高速化あるいは三次元化を目的とし、絶縁体
上に単結晶シリコン膜を形成し、該単結晶シリコン膜に
ＭＯＳ （Ｍｅｔａｌ −Ｏｘｉｄｅ−８ｅｍｉｃｏｎ
ｄｕｃｔｏｒ）型電界効果トランジスタ（ＦＥＴ）を組
み込んだ半導体装置を形成する試みがなされている。絶
縁体上ｌこ単結晶シリコン膜を形成する方法、即ち８０
Ｉ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｙ ）
形成法の１つとして単結晶シリコン基板上にエピタキシ
ャル成長させたシリコン膜を、例えばガラスのような接
着層を介して別の絶縁体基板上に移しかえる手法（以後
トランスファー法と称しておく）がある（特願昭５７−
０８３４７８ ）。このような手法を用いて目的とする
半導体装置を形成する場合、半導体装置の製造工程に応
じて接着材質の種類あるいは工程順序等が決定される。
上に単結晶シリコン膜を形成し、該単結晶シリコン膜に
ＭＯＳ （Ｍｅｔａｌ −Ｏｘｉｄｅ−８ｅｍｉｃｏｎ
ｄｕｃｔｏｒ）型電界効果トランジスタ（ＦＥＴ）を組
み込んだ半導体装置を形成する試みがなされている。絶
縁体上ｌこ単結晶シリコン膜を形成する方法、即ち８０
Ｉ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｙ ）
形成法の１つとして単結晶シリコン基板上にエピタキシ
ャル成長させたシリコン膜を、例えばガラスのような接
着層を介して別の絶縁体基板上に移しかえる手法（以後
トランスファー法と称しておく）がある（特願昭５７−
０８３４７８ ）。このような手法を用いて目的とする
半導体装置を形成する場合、半導体装置の製造工程に応
じて接着材質の種類あるいは工程順序等が決定される。
本発明は、トランスファー法によるＳＯＩ膜にＭＯＳＦ
ＥＴを設けた半導体装置を製造する方法に関するもので
、エピタキシャルシリコン膜を絶縁体上に移しかえてか
らＭＯＳＦＥＴを製造するという通常の概念ではなく、
ソース、ド（２） レイン形成の如き高温処理を要する工程は、エピタキシ
ャルシリコン膜を絶縁体上に移しかえる前に完了させて
おき、エピタキシャルシリコン膜を絶縁体上に移してか
ら残りの低温処理工程を行なうことを特徴とするもので
ある。本発明の方法を用いることにより、ＳＯＩ形成に
用いられる接着層の材質として耐熱温度が比較的低いも
のが使用でき、耐熱性に対するきびしい制限から開放さ
れる。
ＥＴを設けた半導体装置を製造する方法に関するもので
、エピタキシャルシリコン膜を絶縁体上に移しかえてか
らＭＯＳＦＥＴを製造するという通常の概念ではなく、
ソース、ド（２） レイン形成の如き高温処理を要する工程は、エピタキシ
ャルシリコン膜を絶縁体上に移しかえる前に完了させて
おき、エピタキシャルシリコン膜を絶縁体上に移してか
ら残りの低温処理工程を行なうことを特徴とするもので
ある。本発明の方法を用いることにより、ＳＯＩ形成に
用いられる接着層の材質として耐熱温度が比較的低いも
のが使用でき、耐熱性に対するきびしい制限から開放さ
れる。
ＭＯ８ＦＥＴを製造する場合の主な工程として、ソース
、ドレインの形成、ゲート絶縁膜の形成、素子間分離、
電極形成があげられる。素子間分離として選択酸化法の
如き高温処理工程は用いずにシリコン膜をアイランド化
するという方法をとるならば、高温処理工程は、ソース
、ドレイン形成のみになる。ソース、ドレイン領斌の形
成法として最近では高温度の不純物をイオン注入し、レ
ーザアニール等で活性化する手法が試みられているが生
産性、コストの面では未だ十分とは言えず、イオン注入
後の不純物の活性化には９００℃以上の高温の熱処理が
一般に多く用いられているのが現状（３） である。トランスファー法により８０Ｉを形成してから
このような高温処理を含む工程を用いて半導体装置を製
造しようとすると、接着層として例えば９００℃という
ソース、ドレイン形成温度に耐えうる材料が要求され、
このような接着材料としてガラスを用いる場合には、軟
化温度として９００℃程度の高い温度が要求され、接着
作業は軟化温度よりもさらに通常２００℃程度以上高い
温度で行なわねばならない。このような高温で接着作業
を行なうと、エピタキシャルシリコン膜の基板として使
用するＰ＋シリコン中からボロン（１３）がエピタキシ
ャルシリコン膜中に拡散するため不純物濃度の制御が困
難となる。しかも、ガラス層に含まれる各種元素の拡散
も撤しくなる。これに対して、８０Ｉ を形成する前に
、ソース、ドレインの形成を行なえば接着材料として前
述したような高い耐熱性は必要でなく、ゲート絶縁膜や
電極の形成という通常６００℃以下で可能な処理工程に
耐えつる材料であればよい。従って接着層として用いら
れるガラスの軟化温度も６００℃程度でよく、接着層（
４） 業も８００〜９００℃で可能となる。
、ドレインの形成、ゲート絶縁膜の形成、素子間分離、
電極形成があげられる。素子間分離として選択酸化法の
如き高温処理工程は用いずにシリコン膜をアイランド化
するという方法をとるならば、高温処理工程は、ソース
、ドレイン形成のみになる。ソース、ドレイン領斌の形
成法として最近では高温度の不純物をイオン注入し、レ
ーザアニール等で活性化する手法が試みられているが生
産性、コストの面では未だ十分とは言えず、イオン注入
後の不純物の活性化には９００℃以上の高温の熱処理が
一般に多く用いられているのが現状（３） である。トランスファー法により８０Ｉを形成してから
このような高温処理を含む工程を用いて半導体装置を製
造しようとすると、接着層として例えば９００℃という
ソース、ドレイン形成温度に耐えうる材料が要求され、
このような接着材料としてガラスを用いる場合には、軟
化温度として９００℃程度の高い温度が要求され、接着
作業は軟化温度よりもさらに通常２００℃程度以上高い
温度で行なわねばならない。このような高温で接着作業
を行なうと、エピタキシャルシリコン膜の基板として使
用するＰ＋シリコン中からボロン（１３）がエピタキシ
ャルシリコン膜中に拡散するため不純物濃度の制御が困
難となる。しかも、ガラス層に含まれる各種元素の拡散
も撤しくなる。これに対して、８０Ｉ を形成する前に
、ソース、ドレインの形成を行なえば接着材料として前
述したような高い耐熱性は必要でなく、ゲート絶縁膜や
電極の形成という通常６００℃以下で可能な処理工程に
耐えつる材料であればよい。従って接着層として用いら
れるガラスの軟化温度も６００℃程度でよく、接着層（
４） 業も８００〜９００℃で可能となる。
このように、本発明の製造方法を用いることにより、シ
リコン基板からエピタキシャルシリコン膜中へのボロン
の拡散が低減でき、かつ接着層に含まれる各種元素の拡
散も低減できる。
リコン基板からエピタキシャルシリコン膜中へのボロン
の拡散が低減でき、かつ接着層に含まれる各種元素の拡
散も低減できる。
以下本発明を実施例に基づき、図面を参照して説明する
。第１図〜第６図は本発明の一実施例を示す概略断面図
で、ＭＯ８ＦＦｉＴを製造する場合である。ＩＸｔＯ”
個／儂３以上の高濃度ボロン（ロ）を含む（１００）
Ｐ＋シリコン基板１上に通常の気相成長法により１０５
０℃の温度で約２μｍの厚さのエピタキシャルシリコン
膜２を成長させた（第１図）。
。第１図〜第６図は本発明の一実施例を示す概略断面図
で、ＭＯ８ＦＦｉＴを製造する場合である。ＩＸｔＯ”
個／儂３以上の高濃度ボロン（ロ）を含む（１００）
Ｐ＋シリコン基板１上に通常の気相成長法により１０５
０℃の温度で約２μｍの厚さのエピタキシャルシリコン
膜２を成長させた（第１図）。
原料ガスとしてシラン（ＳｉＨ４）を用い、不純物とし
てリン（ＰＩをＩＱＩ１１個／ｃｍ”程度ドーピングｔ
、テＮ層を形成した。
てリン（ＰＩをＩＱＩ１１個／ｃｍ”程度ドーピングｔ
、テＮ層を形成した。
次に、エピタキシャルシリコン膜２の表面を約９５０℃
で熱酸化して熱酸化シリコン膜４を形成したのち、ソー
スおよびドレイン形成のため選択的にボロンの）をイオ
ン注入し、９５０℃の熱処理によりソース、ドレイン用
のＰ＋層３を形成した（第（５） ２図）。
で熱酸化して熱酸化シリコン膜４を形成したのち、ソー
スおよびドレイン形成のため選択的にボロンの）をイオ
ン注入し、９５０℃の熱処理によりソース、ドレイン用
のＰ＋層３を形成した（第（５） ２図）。
次に、戸シリコン基板１とは別に、Ｐ−シリコン基板７
を用意しガラス層６を接着剤としてＰ″″シリコン基板
７とビシリコン基板１のソース、ドレインが形成された
側を接着した（第３図）。ガラス層６としてシリカ（Ｓ
ｉｎ、）、酸化ボロン（Ｂｔｕｓ）、酸化鉛（ｐｂｏ）
を主成分とした７５０℃程度の軟化温度を有するガラス
を用い、Ｐ”’シリコン基板７およびＰ＋シリコン基板
１の各表面上にスパッター法法で各々１μｍ程度の厚さ
のガラス層を形成し、該ガラス層同志を密着させたのち
９３０℃で加圧してＰ−シリコン基板７と戸シリコン基
板１を接着させた。Ｐ＋シリコン基板１表面にガラス層
を形成する場合、ガラス層からの不純物、例えばす）
ＩＪウム（Ｎａ）などがエピタキシャルシリコン膜２に
拡散するのを抑制するためにガラス層・６と熱酸化シリ
コン＠４の間に窒化シリコン（Ｓｉ、Ｎ、）膜５を形成
しておいた。
を用意しガラス層６を接着剤としてＰ″″シリコン基板
７とビシリコン基板１のソース、ドレインが形成された
側を接着した（第３図）。ガラス層６としてシリカ（Ｓ
ｉｎ、）、酸化ボロン（Ｂｔｕｓ）、酸化鉛（ｐｂｏ）
を主成分とした７５０℃程度の軟化温度を有するガラス
を用い、Ｐ”’シリコン基板７およびＰ＋シリコン基板
１の各表面上にスパッター法法で各々１μｍ程度の厚さ
のガラス層を形成し、該ガラス層同志を密着させたのち
９３０℃で加圧してＰ−シリコン基板７と戸シリコン基
板１を接着させた。Ｐ＋シリコン基板１表面にガラス層
を形成する場合、ガラス層からの不純物、例えばす）
ＩＪウム（Ｎａ）などがエピタキシャルシリコン膜２に
拡散するのを抑制するためにガラス層・６と熱酸化シリ
コン＠４の間に窒化シリコン（Ｓｉ、Ｎ、）膜５を形成
しておいた。
次に、ラッピングおよびボリシングによりＰ＋シリコン
基板１を３０μｍ程度に薄くシ、さらに酸工（６） ッチングにより対シリコン基板１のみを除去した（第４
図）。エツチング液としては、Ｐ＋シリコンとＮ−シリ
コンとでエツチング速度に選択性のあるＴ）ＡＳＨ液（
Ｈ：Ｆ’ ： ）ＴＭ０１：ＨＡｃ＝ １ ： ３ ：
１のを用いた。
基板１を３０μｍ程度に薄くシ、さらに酸工（６） ッチングにより対シリコン基板１のみを除去した（第４
図）。エツチング液としては、Ｐ＋シリコンとＮ−シリ
コンとでエツチング速度に選択性のあるＴ）ＡＳＨ液（
Ｈ：Ｆ’ ： ）ＴＭ０１：ＨＡｃ＝ １ ： ３ ：
１のを用いた。
次に、メカノケミカ！レボリジングによりＰ＋層３が表
面に露出するようにエピタキシャルシリコン膜２表面を
研摩し、かつ通常のパターニング技術およびドライエツ
チング技術を用いて、ソース。
面に露出するようにエピタキシャルシリコン膜２表面を
研摩し、かつ通常のパターニング技術およびドライエツ
チング技術を用いて、ソース。
ドレイン用のＰ＋層３を含むエピタキシャルシリコン膜
２をアイランド化した（第５図）。エピタキシャルシリ
コン膜の厚さは約０．３μｍである。
２をアイランド化した（第５図）。エピタキシャルシリ
コン膜の厚さは約０．３μｍである。
次に、ゲート絶縁膜として化学気相堆積（ＣＶＤ）法に
より約５００℃で二酸化シリコン（８ｉ０２）膜８をエ
ピタキシャルシリコン膜２上に堆積し、次いで蒸着法に
よりアルミニウム（ＡＡ）電極９を形成した（第６図）
。
より約５００℃で二酸化シリコン（８ｉ０２）膜８をエ
ピタキシャルシリコン膜２上に堆積し、次いで蒸着法に
よりアルミニウム（ＡＡ）電極９を形成した（第６図）
。
このようにして形成されたＭＯＳＦＥＴ（第６図）は、
シリコン膜としてエピタキシャルシリコンを用いている
ため、バルクシリコンと同程度のキヤ（７） リヤ移動度を示し、５ｏｓ（ｓ…ｃａｎ ｏｎ ８ａｐ
ｐｈｉｒｅ ）で問題にされているところの結晶欠陥に
起因するｇｆｆｉの低下やリーフ電流の増大などがなく
、ＳＯ８に比べて優れたＦＩＴ特性を示した。又、本発
明は、エピタキシャルシリコン膜を絶縁体上に移すとい
う手法を甲いているため、大口径かつ高品質のＳＯＩ形
成が容易であり、量産性、特性の均一性も良い。
シリコン膜としてエピタキシャルシリコンを用いている
ため、バルクシリコンと同程度のキヤ（７） リヤ移動度を示し、５ｏｓ（ｓ…ｃａｎ ｏｎ ８ａｐ
ｐｈｉｒｅ ）で問題にされているところの結晶欠陥に
起因するｇｆｆｉの低下やリーフ電流の増大などがなく
、ＳＯ８に比べて優れたＦＩＴ特性を示した。又、本発
明は、エピタキシャルシリコン膜を絶縁体上に移すとい
う手法を甲いているため、大口径かつ高品質のＳＯＩ形
成が容易であり、量産性、特性の均一性も良い。
以上の実施例では、シリコンをエピタキシャル成長させ
るための基板としてＰ＋シリコン基板を用いたが、Ｐ又
はＮのシリコン基板表面に高濃度のボロンを拡散したも
のを用いることもできる。又、素子間分離としてアイラ
ンド化を用いたが、例えば選択酸化により、トランジス
タ間冬こ二酸化シリコンを形成する方法も用いることが
できろ。選択酸化は通常１０００９Ｃ程度の高温で行な
われるため、このような選択酸化による素子間分離を半
導体装置の製造工程の１つに用いろ場合には、エピタキ
シャルシリコン膜を絶縁体上に移しかえる前に行なって
おくことにより本発明の方法を適用するこ（８） とができる。
るための基板としてＰ＋シリコン基板を用いたが、Ｐ又
はＮのシリコン基板表面に高濃度のボロンを拡散したも
のを用いることもできる。又、素子間分離としてアイラ
ンド化を用いたが、例えば選択酸化により、トランジス
タ間冬こ二酸化シリコンを形成する方法も用いることが
できろ。選択酸化は通常１０００９Ｃ程度の高温で行な
われるため、このような選択酸化による素子間分離を半
導体装置の製造工程の１つに用いろ場合には、エピタキ
シャルシリコン膜を絶縁体上に移しかえる前に行なって
おくことにより本発明の方法を適用するこ（８） とができる。
また前記実施例ではゲート絶縁膜をＣＶＤ法で形成した
が、接着層の軟化温度より低い温度でエピタキシャルシ
リコン膜の表面をうすく熱酸化してからその上にＣＶＤ
法で８ｉ０．膜を形成してもよいＯ また前記実施例ではデバイスを形成する膜として単結晶
シリコン基板上に形成したシリコン膜を用いたが、単結
晶シリコン基板上に単結晶ゲルマニウム膜を形成し、こ
のゲルマニウム膜にデバイスを形成してもよい。更に単
結晶シリコ、ン基板上に単結晶ゲルマニウム膜、単結晶
Ｇ ａ Ａ ｓ膜をこの順に形成して、ＧａＡｓ膜にデ
バイスを形成してもよい。この場合は最終的には単結晶
シリコン基板とゲルマニウム膜が除去されていることに
なる。
が、接着層の軟化温度より低い温度でエピタキシャルシ
リコン膜の表面をうすく熱酸化してからその上にＣＶＤ
法で８ｉ０．膜を形成してもよいＯ また前記実施例ではデバイスを形成する膜として単結晶
シリコン基板上に形成したシリコン膜を用いたが、単結
晶シリコン基板上に単結晶ゲルマニウム膜を形成し、こ
のゲルマニウム膜にデバイスを形成してもよい。更に単
結晶シリコ、ン基板上に単結晶ゲルマニウム膜、単結晶
Ｇ ａ Ａ ｓ膜をこの順に形成して、ＧａＡｓ膜にデ
バイスを形成してもよい。この場合は最終的には単結晶
シリコン基板とゲルマニウム膜が除去されていることに
なる。
デバイスの種類としては実施例で述べたＭＯＳＦＥＴに
限らず、一般にＭＩＳＦＥＴあるいは必要に応じてＭＥ
ＳＦＥＴ、ＪＦＥＴ等を形成してもよい。
限らず、一般にＭＩＳＦＥＴあるいは必要に応じてＭＥ
ＳＦＥＴ、ＪＦＥＴ等を形成してもよい。
また接着層としてはアルミナＣＡｌｔＯｓ）、シリカ（
ＳｉＯり、酸化鉛（ｐｂｏ）を主成分としたガラ（９） ス層あるいはアルミナ、酸化ボロン（Ｂｔｏ、ｌ’４酸
化亜鉛（ＺｎＯ）を主成分としたガラス層も用いること
ができる。更にエピタキシャル半導体膜を移しかえる相
手の基板として、前記実施例ではシリコン基板を用いた
が、半導体膜と熱膨張係数が近いものであれば他の種類
の半導体基板や絶縁体基板、表面に絶縁体層を形成した
半導体基板も用いることができる。例えばエピタキシャ
ル膜がシリコンであるときはパイレックス基板を用いる
ことができる。
ＳｉＯり、酸化鉛（ｐｂｏ）を主成分としたガラ（９） ス層あるいはアルミナ、酸化ボロン（Ｂｔｏ、ｌ’４酸
化亜鉛（ＺｎＯ）を主成分としたガラス層も用いること
ができる。更にエピタキシャル半導体膜を移しかえる相
手の基板として、前記実施例ではシリコン基板を用いた
が、半導体膜と熱膨張係数が近いものであれば他の種類
の半導体基板や絶縁体基板、表面に絶縁体層を形成した
半導体基板も用いることができる。例えばエピタキシャ
ル膜がシリコンであるときはパイレックス基板を用いる
ことができる。
以上、述べたように本発明は、絶縁体上に移しかえられ
たエピタキシャル半導体膜に半導体装置を製造する場合
、エピタキシャル半導体膜を移しかえる前に、高温処理
を必要とするソース、ドレイン形成をあらかじめ行なっ
ておき、このようなエピタキシャル半導体膜を絶縁体上
に移しかえたのちに、低温処理で済む残りの製造工程を
行なうことを特徴とするもので、本発明を用いることに
より、接着材料の耐熱性をこ要求されるきびしい制限か
ら解放され、又、エピタキシャル半導体膜へ（１０） のボロン等の不純物拡散あるいは汚染の恐れが低減され
、その結果、エピタキシャル半導体膜の高品質の結晶性
を何ら損なうことなく、絶縁体上に高性能のＰＥＴを設
けた半導体装置を製造することができる。
たエピタキシャル半導体膜に半導体装置を製造する場合
、エピタキシャル半導体膜を移しかえる前に、高温処理
を必要とするソース、ドレイン形成をあらかじめ行なっ
ておき、このようなエピタキシャル半導体膜を絶縁体上
に移しかえたのちに、低温処理で済む残りの製造工程を
行なうことを特徴とするもので、本発明を用いることに
より、接着材料の耐熱性をこ要求されるきびしい制限か
ら解放され、又、エピタキシャル半導体膜へ（１０） のボロン等の不純物拡散あるいは汚染の恐れが低減され
、その結果、エピタキシャル半導体膜の高品質の結晶性
を何ら損なうことなく、絶縁体上に高性能のＰＥＴを設
けた半導体装置を製造することができる。
第１図ないし第６図は、本発明の一実施例の半導体装置
製造工程を示す概略断面図である。 １・・・戸シリコン基板 ２・・・エピタキシャルシリコン膜 ３−・・Ｐ＋層 ４・・・熱酸化シリコン膜 ５・・・９化シリコン膜 ６・・・ガラス層 ７・・・Ｐ−シリコン基板。 ８・・・ＣＶＤ二酸化シリコン膜 ９・・・ＡＩ電極 代理人弁理士内原 晋 （１１）
製造工程を示す概略断面図である。 １・・・戸シリコン基板 ２・・・エピタキシャルシリコン膜 ３−・・Ｐ＋層 ４・・・熱酸化シリコン膜 ５・・・９化シリコン膜 ６・・・ガラス層 ７・・・Ｐ−シリコン基板。 ８・・・ＣＶＤ二酸化シリコン膜 ９・・・ＡＩ電極 代理人弁理士内原 晋 （１１）
Claims (1)
- 【特許請求の範囲】 少なくとも一方の主面全体に高濃度にボロンを含む層を
備えた単結晶シリコン基板の前記主面上に単結晶半導体
膜をエピタキシャル成長し、次いで該半導体膜に電界効
果トランジスタのソース。 ドレインとなるべき拡散層を形成し、次いで少なくとも
表面に絶縁体層を備えた基板あるいは半導体基板を用意
し、該基板と前記半導体膜とを絶縁性接着層を用いて固
着し、次いで前記単結晶シリコン基板を研摩及びエツチ
ングにより除去して前記半導体膜を露出させ、次いで前
記半導体膜に電界効果トランジスタを含む半導体装置を
形成することを特徴とした半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP381183A JPS59127860A (ja) | 1983-01-13 | 1983-01-13 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP381183A JPS59127860A (ja) | 1983-01-13 | 1983-01-13 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59127860A true JPS59127860A (ja) | 1984-07-23 |
Family
ID=11567570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP381183A Pending JPS59127860A (ja) | 1983-01-13 | 1983-01-13 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127860A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6114745A (ja) * | 1984-06-28 | 1986-01-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体構造体の製造方法 |
| JPS62105448A (ja) * | 1985-11-01 | 1987-05-15 | Nec Corp | 半導体装置およびその製造方法 |
| JPH1197357A (ja) * | 1997-09-16 | 1999-04-09 | Tokyo University Of Agriculture And Technology | 半導体素子形成法 |
-
1983
- 1983-01-13 JP JP381183A patent/JPS59127860A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6114745A (ja) * | 1984-06-28 | 1986-01-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体構造体の製造方法 |
| JPH039631B2 (ja) * | 1984-06-28 | 1991-02-08 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPS62105448A (ja) * | 1985-11-01 | 1987-05-15 | Nec Corp | 半導体装置およびその製造方法 |
| JPH1197357A (ja) * | 1997-09-16 | 1999-04-09 | Tokyo University Of Agriculture And Technology | 半導体素子形成法 |
| US6339010B2 (en) | 1997-09-16 | 2002-01-15 | President Of Tokyo University Of Agriculture & Technology | Semiconductor element forming process having a step of separating film structure from substrate |
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