JP2622612B2

JP2622612B2 - 集積回路

Info

Publication number: JP2622612B2
Application number: JP1296840A
Authority: JP
Inventors: 信彦本田; 豊彦吉田; 之彦島津
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-11-14
Filing date: 1989-11-14
Publication date: 1997-06-18
Anticipated expiration: 2012-06-18
Also published as: US5122693A; JPH03156966A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は集積回路、特に高速動作のために高い周波数
のクロック信号を使用する集積回路に関する。

［従来の技術］第６図は、増田他「組み込み制御向きのTRON仕様マイ
クロプロセサTX1（『日経エレクトロニクス』1988年９
月５日号）に記載されているマイクロプロセッサのクロ
ック分配方式を示す模式図である。

第６図においては、301はトランク・バッファを、302
はブランチ・バッファを、303はリーフ・バッファを、3
04はフリップフロップをそれぞれ示している。

この第６図に示したクロック分配方式は３階層のツリ
ー構造を採っている。具体的には、トランク・バッファ
301に外部クロックがまず入力され、ブランチ・バッフ
ァ302がトランク・バッファ301の出力を入力してクロッ
クを中継し、リーフ・バッファ303がブランチ・バッフ
ァ302の出力を入力して負荷のフリップフロップ304をド
ライブする。

この第６図に示した構成では、バッファ相互間のゲー
ト遅延時間の相異を可及的に少なくするために、各ブラ
ンチ・バッファがドライブするリーフ・バッファ数、各
リーフ・バッファがドライブするフリップフロップ数及
び配線負荷容量を等しくしている。

［発明が解決しようとする課題］近年の集積回路の高集積化に伴い、集積回路上の配線
の長距離化，ファンアウト（ゲート出力に接続する負
荷）が増加し、このためにクロックドライバによりドラ
イブされる負荷は大きくなっている。また、集積回路の
動作を高速化させることに起因して、クロックドライバ
が出力しなければならないクロックの周波数が高くなっ
ている。

このように、負荷の大きな内部クロックを高速にドラ
イブする場合、大きなスイッチング電流が流れるために
スイッチングノイズが発生し、このスイッチングノイズ
が他の回路に悪影響を及ぼすことになる。

また、クロック周波数が高くなるにつれて、配線遅延
に起因するチップ上でのクロックスキューが無視できな
くなり、チップ上の各部に同位相の内部クロックを供給
することが困難になってきている。

更に、クロック周波数が高くなるに伴って、クロック
ドライバで生じる貫通電流による単位時間あたりの消費
電流が増加する。このことは、大きな負荷をドライブす
るためにクロックドライバのトランジスタサイズを大き
くする必要が生じるので大きな問題となっている。

上述の第６図に示した従来例では、クロックの分配は
３階層のツリー構造を採っており、各ドライバがドライ
ブする負荷は小さくなるように構成されている。また、
同一階層のバッファがドライブする負荷容量が同一にな
るようにして、クロックスキューを低減するように構成
している。

しかしこの第６図に示した例では、階層化によるドラ
イバ段数の増加に起因して内部クロックの外部クロック
に対する遅延が大きくなる。また各ドライバがドライブ
する負荷容量を調整して各ドライバの出力信号間でのス
キューの発生を回避する必要がある。このため、第６図
に示したようなクロックの分配方式を採る場合には、回
路設計が複雑になり、設計作業の負荷が大きくなる。

以上のような問題点に鑑み、たとえば特開昭60−2575
43号及び特開平１−112808号の発明が提案されている。

特開昭60−257543号の発明は、「同期信号を波形整形
する波形整形回路と、この波形整形回路からの出力に同
期してそれぞれの動作が制御される複数の機能回路部
と、上記複数の機能回路部を囲むように設置され上記波
形整形回路からの出力が供給される環状の第１の配線
と、上記第１の配線の任意の点から同時信号を取出して
上記複数の各機能回路部に供給する複数の第２の配線と
を具備したことを特徴」としている。

以下、この特開昭60−257543号の発明をそのICチップ
の構成を示す第７図のブロック図を参照して具体的に説
明する。

第７図において、最外郭は一つのICチップを示してお
り、その１周辺部にはクロックドライバ311が備えられ
ている。このクロックドライバ311は、ICチップ外から
供給される同期用のクロック信号φを波形整形する。波
形整形後のクロック信号φは環状の配線330に供給され
ている。

またICチップ内には、クロック信号φにそれぞれ同期
して制御されるROM,RAM等のメモリ回路312及びそ制御の
ためのロジック部313と、更にいくつかのロジック部314
〜319が備えられている。

環状の配線330は、上述のメモリ回路312及びそのロジ
ック部313を囲むようにして設けられている環状配線部
分330A,ロジック部314,315を囲むようにして設けられて
いる環状配線部分330B,ロジック部316を囲むようにして
設けられている環状配線部分330C,ロジック部317,318を
囲むようにして設けられている環状配線部分330Dとによ
り構成されている。そして更に、各環状配線部分330A〜
330Dと各ロジック部313〜319との間はそれぞれ第２の配
線331〜344にて接続されている。

このような特開昭60−257543号の発明では、環状の配
線330により各ロジック部313〜319にクロック信号を供
給しているので、クロック信号の位相差はそれほど大き
くはならない。従って、クロックスキューの発生をある
程度抑制することは可能であるが、前述の他の種々の問
題を解決するには、環状の配線330を設けたのみでは不
足である。

また、特開平１−112808号の発明は、「外部クロック
入力端子と、この外部クロック入力端子から入力される
クロックを内部クロック信号線に供給する複数個の内部
クロック信号線用ドライバ回路と、前記外部クロック入
力端子と前記複数個の内部クロック信号線用ドライバ回
路とを接続する複数個の配線とを有し、この複数個の配
線はその配線インピーダンスが相互に実質的に同一であ
ることを特徴とする内部クロック信号線用ドライバ回路
を有する集積回路」である。

以下、この特開平１−112808号の発明の集積回路の構
成を示す第８図の回路図を参照して説明する。

第８図において、401乃至403はドライバ回路,404は入
力バッファ,405は外部クロック入力端子,406はコンデン
サ,408はクロック信号線,412〜414は配線である。

外部クロック入力端子405から入力されたクロックは
入力バッファ404及び配線414を介して外部クロック入力
端子405の近傍に配置されたドライバ回路403に入力され
る。

また、入力端子405に入力されたクロックは入力バッ
ファ404及び配線412を介してドライバ回路401に入力さ
れると共に、入力バッファ404及び配線413を介してドラ
イバ回路402にも入力される。これらのドライバ回路40
1,402,403によりクロック信号線408はクロックを供給さ
れる。また、配線414にはコンデンサ406が付加されてい
る。

このような特開平１−112808号の発明の構成では、コ
ンデンサ406の容量を適宜に設定することにより、入力
バッファ404から各ドライバ回路401,402,403までの各配
線412,413,414の配線インピーダンスを実質的に同一と
することが出来る。従って、各配線412,413,414におけ
るクロックの減衰及び位相のズレは同一になる。

しかし、この特開平１−112808号の発明では、クロッ
ク信号線408から更に配線が接続されている種々のロジ
ック回路においてはクロックの位相差が生じることが考
えられ、前述の問題の完全な解決とはならない。

本発明は以上のような事情に鑑みてなされたものであ
り、入力された外部クロックから、内部クロックをドラ
イブするまでのトランジスタ段数を少なくして、外部ク
ロックと内部クロックとの位相差を小さくし得る集積回
路の提供を目的とする。

またクロックドライバが負荷の大きな内部クロックを
高速にドライブする際に発生するノイズを小さくすると
共に、そのノイズが他の部分に伝播することを防いで他
の回路に悪影響を与えないようにした集積回路の提供を
目的とする。

また、チップ上での内部クロック信号のスキューを最
小限に抑え、高い動作周波数においてもチップの各部に
同位相の内部クロック信号を供給可能な集積回路の提供
を目的とする。

また、内部クロック信号のドライバにおける貫通電流
をなくし、消費電流を小さくした集積回路の提供を目的
とする。

［課題を解決するための手段］本発明の集積回路は第１〜第７の発明にて構成されて
いる。

第１の発明は、クロック制御信号により制御されて内
部クロック信号を出力するクロックドライバの第１電位
の配線及び第２電位の配線を、外部クロック信号を入力
してクロック制御信号を出力するクロック制御部あるい
は他の各回路の配線とは独立させた構成を採っている。

即ち、本発明の集積回路の第１の発明は、第１電位の配線及び第２電位の配線に接続され、外部
から入力される外部クロック信号（EXCLK）を入力して
クロック制御信号（206〜215）を出力する第１の回路
（10）と、第１電位の配線及び第２電位の配線に接続され、前記
クロック制御信号（206〜215）を入力して内部クロック
信号（216〜219）を出力する第２の回路（９）と、第１電位の配線及び第２電位の配線に接続され、前記
内部クロック信号（216〜219）を入力して動作する第３
の回路（１〜８）とを備え、前記第２の回路（９）は前記第１及び第３の回路（1
0,1〜８）とは異なる第１電位の配線（24）及び第２電
位の配線（23）に接続されてなることを特徴とする。

第２の発明は、第１の発明に加えて更に、クロックド
ライバを構成するトランジスタをガードリングにて囲繞
することにより他の回路を構成するトランジスタから分
離する構成を採っている。

即ち、本発明の集積回路の第２の発明は、第１電位の配線及び第２電位の配線に接続され、外部
から入力される外部クロック信号（EXCLK）を入力して
第１のクロック制御信号（207,209,212,214）と第２の
クロック制御信号（206,208,211,213）とを出力する第
１の回路（10）と、第１電位の配線に接続され、前記第１のクロック制御
信号（207,209,212,214）を入力とする第１のトランジ
スタ（117,119,121,123）群と、該第１のトランジスタ
群を囲繞して他のトランジスタから分離する第１のガー
ドリング（30）と、第２電位の配線に接続され、前記第
２のクロック制御信号（206,208,211,213）を入力とす
る第２のトランジスタ（116,118,120,122）群と、該第
２のトランジスタ群を囲繞して他のトランジスタから分
離する第２のガードリング（29）とを含み、内部クロッ
ク信号（216〜219）を出力する第２の回路（９）と、第１電位の配線及び第２電位の配線に接続され、前記
内部クロック信号（216〜219）を入力として動作する第
３の回路（１〜８）とを備え、前記第２の回路（９）の前記第１及び第２のトランジ
スタ群は前記第１及び第３の回路（10,1〜８）とは異な
る第１電位の配線（24）及び第２電位の配線（23）にそ
れぞれ接続されてなることを特徴とする。

第３の発明は、第１の発明に加えて更に、クロックド
ライバの第１電位の配線及び第２電位の配線が接続され
ている第１電位の配線パッド及び第２電位の配線パッド
を少なくとも２本のワイヤでチップ外へボンディングす
る構成を採っている。

即ち、本発明の集積回路の第３の発明は、第１電位の配線パッドに第１電位の配線を介して、第
２電位の配線パッドに第２電位の配線を介してそれぞれ
接続され、外部から入力される外部クロック信号（EXCL
K）を入力して第１のクロック制御信号（207,209,212,2
14）と第２のクロック制御信号（206,208,211,213）と
を出力する第１の回路（10）と、複数のワイヤ（32）でボンディングされた第１電位の
配線パッドに第１電位の配線（28）を介して接続される
と共に前記第１のクロックドライバ制御信号（207,209,
212,214）に接続された第１のトランジスタ（117,119,1
21,123）群と、複数のワイヤ（31）でボンディングされ
た第２電位の配線パッドに第２電位の配線（27）を介し
て接続されると共に前記第２のクロック制御信号（206,
208,211,213）に接続された第２のトランジスタ（116,1
18,120,122）群とを含み、内部クロック信号（216〜21
9）を出力する第２の回路（９）と、第１電位の配線パッドに第１電位の配線を介して、第
２電位の配線パッドに第２電位の配線を介してそれぞれ
接続され、前記内部クロック信号（216〜219）を入力と
して動作する第３の回路と（１〜８）とを備え、前記第２の回路（９）の前記第１及び第２のトランジ
スタ群は前記第１及び第３の回路とは異なる第１電位の
配線パッド（22）及び第２電位の配線パッド（21）に接
続されてなることを特徴とする。

第４の発明は、クロックドライバの制御信号を生成す
るクロック制御部をチップの一辺の近傍に、クロックド
ライバを２分割して両者をクロック制御部を挟んで対向
する二辺の近傍にそれぞれ配置する構成を採っている。

即ち、本発明の集積回路の第４の発明は、四辺形の単一チップ上に形成されてなり、外部クロック信号パッド（11）を介して外部から入力
される外部クロック信号（EXCLK）を入力としてクロッ
ク信号（206〜215）を出力する第１の回路（10）と、前記クロック信号（206〜215）を入力とし、内部クロ
ック信号（216〜219）を互いに協調して出力する二つの
第２の回路（9a,9b）とを備え、前記第１の回路（10）の前記四辺形の第１の辺（Ｕ）
近傍の第１の領域に形成し、前記第２の回路の一方（9a又は9b）を前記四辺形の前
記第１の辺（Ｕ）を挟む２辺の内の一方である第２の辺
（Ｌ又はＲ）近傍の第２の領域に形成し、前記第２の回路の他方（9b又は9a）を前記四辺形の前
記第１の辺（Ｕ）を挟む２辺の内の他方であり前記第２
の辺（Ｌ又はＲ）と対向する第３の辺（Ｒ又はＬ）近傍
の第３の領域に形成してなることを特徴とする。

第５の発明は、内部クロック信号をフィードバックす
るクロック支線と、クロック支線からの内部クロック信
号を入力する標準よりも論理V_THを低く設定した第１の
インバータと、クロック支線からの内部クロック信号を
入力する標準よりも論理V_THを高く設定した第２のイン
バータと、第１のインバータの出力を入力し第１の制御
信号を出力する回路と、第２のインバータの出力を入力
し第２の制御信号を出力する回路と、第１の制御信号を
入力し内部クロック信号をローレベルにするMOSトラン
ジスタと、第２の制御信号を入力し内部クロック信号を
ハイレベルにするMOSトランジスタとを備えている。

即ち、本発明の集積回路の第５の発明は、環状に形成されたクロック環状幹線（12）と、前記ク
ロック環状幹線（12）に接続する複数のクロック支線
（13）とによりクロック信号（216,218）を伝達するク
ロック配線（12,13）と、前記クロック支線（13）に接続され、前記クロック信
号（216,218）を入力して動作する回路と、前記クロック支線（13）が入力に接続され第１の論理
閾値を有する第１のインバータ回路（113,115）、前記
クロック支線（13）が入力に接続され前記第１の論理閾
値とは異なる電位の第２の論理閾値を有する第２のイン
バータ回路（114,116）、及び前記第１のインバータ回
路（113,115）の出力を入力として前記第１の制御信号
（206,211）を出力する回路（104,108）と、前記第２の
インバータ回路（114,116）の出力を入力して前記第２
の制御信号（206,211）を出力する回路（104,108）とを
含むクロックドライバ制御回路（10）と、前記第１の電位の電源（28）と前記クロック環状幹線
（12）とに接続されると共に前記第１の制御信号（207,
212）が入力され、該第１の制御信号（207,212）がアサ
ートされた際に前記クロック信号（216,218）を前記第
１の電位にする第１のMOSトランジスタ（117,212）、及
び第２の電位の電源（27）と前記クロック環状幹線（1
2）とに接続されると共に前記第２の制御信号（206,21
1）が入力され、該第２の制御信号（206,211）がアサー
トされた際に前記クロック信号（216,218）を前記第２
の電位にする第２のMOSトランジスタ（116,211）を含む
ドライバ回路（150,109）とを備えたことを特徴とす
る。

第６の発明は、外部クロック信号と内部クロック信号
とを入力し、外部クロック信号が変化した際に主ドライ
バ制御信号をアサートし、対応する内部クロック信号が
変化した後は主ドライバ制御信号のネゲート及び外部ク
ロック信号に応じて副ドライバ制御信号の出力を行うク
ロック制御手段と、主ドライバ制御信号がアサートされ
ている期間中内部クロック信号をドライブする主ドライ
バと、副ドライバ制御信号に応じて、主ドライバを補助
して内部クロック信号をドライバする副ドライバとを備
えている。

即ち、本発明の集積回路の第６の発明は、外部から入力される外部クロック信号（EXCLK）と内
部クロック信号（216）とを入力とし、第１および第２
のドライバ制御信号（206および210）を出力するドライ
バ制御回路（104、106）と、前記第１のドライバ制御信
号（206）を入力とし、前記内部クロック信号を出力す
る主ドライバ回路（105）と、前記第２のドライバ制御
信号（210）を入力とし、前記主ドライバ回路（105）を
補助して前記内部クロック信号（216）を出力する副ド
ライバ回路（107）とを備え、前記ドライバ制御回路（1
05,107）は前記外部クロック信号（EXCLK）が第１の電
位（Ｌ又はＨ）から第２の電位（Ｈ又はＬ）に変化した
際に、前記第１のドライバ制御信号（206）をアサート
すると共に前記第２のドライバ制御信号（210）の電位
を第１の値から第２の値に変化させ、前記主ドライバ回
路（105）は前記第１のドライバ制御信号（206）がアサ
ートされた際に前記内部クロック信号（216）を所定の
電位にドライブし、前記副ドライバ回路（107）は前記
第２のドライバ制御信号（210）の電位が前記第２の値
である場合に前記内部クロック信号（216）を前記所定
の電位にドライブし、前記ドライバ制御回路（105,10
7）はまた、前記内部クロック信号（216）が前記所定の
電位に変化した際に前記第１のドライバ制御信号（20
6）をネゲートする構成にしてあることを特徴とする。

［作用］第１の発明では、内部クロック信号を出力するクロッ
クドライバはクロック制御部を始めとする他の各回路と
は独立した専用の第１電位の配線及び第２電位の配線に
よって電源及び接地が供給される。

第２の発明では、内部クロック信号を出力するクロッ
クドライバはガードリングにより囲繞されているので、
チップ上の他の部分とは分離される。

第３の発明では、内部クロック信号を出力するクロッ
クドライバは、ダブルワイヤによってボンディングされ
た専用の電源パッド及び接地パッドから専用の第１電位
の配線及び第２電位の配線によって電源及び接地が供給
される。

第４の発明では、チップの第１辺沿いに配置されたク
ロック制御部がクロック制御信号を出力し、それを入力
として第１辺を挟んで対向する第２及び第３辺沿いそれ
ぞれに２分割して配置されクロックドライバが内部クロ
ック信号を出力する。

第５の発明では、内部クロック信号をＬにするMOSト
ランジスタはクロック支線から内部クロック信号が論理
V_THを低く設定した第１のインバータを介して入力され
ることによりフィードバック制御され、内部クロック信
号をＨにするMOSトランジスタはクロック支線から内部
クロック信号が論理V_THを高く設定した第２のインバー
タを介して入力されることによりフィードバック制御さ
れる。

第６の発明では、クロック制御部は外部クロック信号
が変化した際に主ドライバ制御信号をアサートし、これ
により主ドライバが内部クロック信号をドライブする。
主ドライバによって内部クロック信号が変化されるとク
ロック制御部は主ドライバ制御信号をネゲートし、これ
により主ドライバは内部クロック信号のドライブを終了
する。同時にクロック制御部は外部クロック信号に応じ
て副ドライバクロック信号を出力する。これにより副ド
ライバは、主ドライバ制御信号がネゲートされて主ドラ
イバが内部クロック信号のドライブを終了した後も、次
に外部クロック信号が変化するまで内部クロック信号の
ドライブを継続する。

［発明の実施例］以下、本発明をその実施例を示す図面に基づいて詳述
する。

（１）「機能ブロックの構成」第２図は本発明の集積回路の一構成例を示す機能ブロ
ック図である。

本発明の集積回路の内部を機能的に大きく分けると、
クロック信号を入力して動作する回路たる、命令フェッ
チ部1,命令デコード部2,PC計算部7,オペランドアドレス
計算部5,マイクロROM部3,データ演算部8,外部バスイン
ターフェイス6a,6bに分かれる。

第２図では、以上のCPUを構成する各機能ブロックの
他にCPU外部にアドレスを出力するアドレス出力回路52
とCPU外部とデータの入出力を行うデータ入出力回路51
と他の機能ブロックと分けて示した。

（1.1）「命名フェッチ部」命令フェッチ部１には、ブランチバッファと、命令キ
ューとその制御部等が備えられており、次にフェッチす
べき命名のアドレスを決定して、ブランチバッファまた
はCPU外部のメモリから命令をフェッチする。また命令
フェッチ部１はブランチバッファへの命令登録も行う。

ブランチバッファは小規模であるためセレクティブキ
ャッシュとして動作する。ブランチバッファの動作の詳
細は特開昭63−56731号公報に詳細な開示がなされてい
る。

次にフェッチすべき命令のアドレスは命令キューに入
力すべき命令のアドレスとして専用のカウンタで計算さ
れる。分岐あるいはジャンプが発生した際には、新たな
命令のアドレスがPC計算部７またはデータ演算部８から
転送されてくる。

CPU外部のメモリから命令がフェッチされる際は、フ
ェッチされるべき命令のアドレスが外部バスインターフ
ェイス部６を通じてアドレス出力回路からCPU外部へ出
力されることによりデータ入出力回路51から命令コード
がフェッチされる。

バッファリングされた命令コードの内、命令デコード
部２で次にデコードすべき命令コードが命令デコード部
２へ出力される。

（1.2）「命令デコード部」命令デコード部２では基本的に16ビット（ハーフワー
ド）単位に命令コードをデコードする。この命令デコー
ド部２には第１ハーフワードに含まれるオペレーション
コードをデコードするFHWデコーダ，第2,第３ハーフワ
ードに含まれるオペレーションコードをデコードするNF
HWデコーダ，アドレッシングモードをデコードするアド
レッシングモードデコーダが含まれる。

更に、FHWデコーダ及びNFHWデコーダの出力を更にデ
コードしてマイクロROMのエントリアドレスを計算する
第２のデコーダ，条件分岐命令の分岐予測を行う分岐予
測機構，オペランドアドレス計算に際してパイプライン
コンフリクトをチェックするアドレス計算コンフリクト
チェック機構も含まれる。

命令デコード部２は、命令フェッチ部１から入力され
た命令コードを２クロックにつき０〜６バイトデコード
する。デコード結果の内、データ演算部８での演算に関
する情報がマイクロROM部３へ、オペランドアドレス計
算に関係する情報がオペランドアドレス計算部５へ、PC
計算に関係する情報がPC計算部７へそれぞれ出力され
る。

（1.3）「マイクロROM部」マイクロROM部３には、主にデータ演算部８を制御す
るマイクロプログラムが格納されているマイクロROM,マ
イクロシーケンサ，マイクロ命令デコーダ等が含まれ
る。

マイクロ命令はマイクロROMから２クロックに１度読
出される。マイクロシーケンサはマイクロプログラムで
示されるシーケンス処理の他に、例外，割込，トラップ
（この３つを併せてEITと総称する）の処理をハードウ
エア的に受ける。またマイクロROM部３はストアバッフ
ァの管理も行う。

マイクロROM部３には命令コードに依存しない割込み
あるいは演算実行結果によるブラッグ情報と、第２のデ
コーダの出力等の命令デコード部２の出力が入力され
る。マイクロデコーダの出力は主にデータ演算部８に対
して出力されるが、ジャンプ命令の実行による先行処理
中止情報等の一部の情報は他のブロックへも出力され
る。

（1.4）「オペランドアドレス計算部」オペランドアドレス計算部５は、命令デコード部２の
アドレスデコーダ等から出力されたオペランドアドレス
計算に関係する情報によりハードワイヤード制御され
る。このオペランドアドレス計算部５ではオペランドの
アドレス計算に関する大半の処理が行われる。メモリ間
接アドレッシングのためのメモリアクセスのアドレス及
びオペランドアドレスがメモリにマップされたI/O領域
に入るか否かのチェックもこのオペランドアドレス計算
部５で行われる。

オペランドアドレス計算部５でのアドレス計算結果は
外部バスインターフェイス部６に送られる。

なお、アドレス計算に必要な汎用レジスタ及びプログ
ラムカウンタの値はデータ演算部８より入力される。

メモリ間接アドレッシングを行う場合は、オペランド
アドレス計算部５は参照すべきアドレスを外部バスイン
ターフェイス部６を通じてアドレス出力回路からCPU外
部へ出力し、データ入出力回路51から入力された間接ア
ドレス値を命令デコード部２を通じてフェッチする。

（1.5）「PC計算部」 PC計算部７は命令デコード部２から出力されるPC計算
に関係する情報によりハードワイヤードに制御され、命
令のPC値を計算する。

本発明の集積回路のプロセッサは可変長命令セットを
有しており、命令をデコードした後でなければその命令
長が判明しない。PC計算部７は、命令デコード部２から
出力される命令長をデコード中の命令のPC値に加算する
ことにより次の命令のPC値を生成する。

また、命令デコード部２が分岐命令をデコードしてデ
コード段階での分岐を指示した場合は、PC計算部７は命
令長の代わりに分岐変位を分岐命令のPC値に加算するこ
とにより分岐先命令のPC値を計算する。

分岐命令に対して命令デコード段階で予め分岐を行う
ことを本発明の集積回路ではプリブランチと称する。

プリブランチの手法については特開昭63−59630号公
報及び特開昭63−55639号公報に詳細な開示がなされて
いる。

PC計算部７の計算結果は各命令のPC値として命令のデ
コード結果と共に出力される他、プリブランチ時には次
にデコードすべき命令のアドレスとして命令フェッチ部
１へ出力される。

また、PC計算部７の計算結果は、次に命令デコード部
２でデコードされる命令の分岐予測のためのアドレスに
も使用される。

分岐予測の手法については特開昭63−175934号公報に
詳細な開示がなされている。

（1.6）「データ演算部」データ演算部８はマイクロプログラムにより制御さ
れ、マイクロROM部３の出力情報に従い、各命令の機能
を実現するのに必要な演算をレジスタファイルと演算器
とで実行する。

また、データ演算部８はオペランドアドレス計算部５
で計算されたアドレスを外部バスインターフェイス部６
を通じて得る場合及びそのアドレスでフェッチしたオペ
ランドをデータ入出力回路51から得る場合もある。

演算器としてはALU,バレルシフタ，プライオリティエ
ンコーダあるいはカウンタ，シフトレジスタ等がある。
レジスタと主な演算器との間は３バスで結合されてお
り、１つのレジスタ間演算を指示する１マイクロ命令が
２クロックサイクルで処理される。

データ演算の際にCPU外部のメモリをアクセスする必
要がある場合は、マイクロプログラムの指示により外部
バスインターフェイス部６を通じてアドレス出力回路52
からアドレスがCPU外部に出力されることにより、デー
タ入出力回路51を通じて目的のデータがフェッチされ
る。

CPU外部のメモリにデータをストアする場合は、外部
バスインターフェイス部６を通じてアドレス出力回路か
らアドレスが出力されると同時に、データ入出力回路51
からデータがCPU外部へ出力される。オペランドストア
を効率的に行うため、データ演算部８には４バイトのス
トアバッファが備えられている。

ジャンプ命令の処理，例外処理等の結果、新たな命令
アドレスをデータ演算部８が得た場合は、データ演算部
８はこれを命令フェッチ部１とPC計算部７とへ出力す
る。

（1.7）「外部バスインターフェイス部」外部バスインターフェイス部６は本発明の集積回路の
外部バスにおける通信を制御する。メモリのアクセスは
すべてクロック同期で行われ、最小２クロックサイクル
で行うことができる。

メモリに対するアクセス要求は命令フェッチ部1,オペ
ランドアドレス計算部５及びデータ演算部８から独立に
生じる。外部バスインターフェイス部６はこれらのメモ
リアクセス要求を調停する。

更に、メモリとCPUとを結ぶデータバスサイズである3
2ビット（１ワード）の装置境界を跨ぐメモリ番地に位
置するデータのアクセスは、この機能ブロック、即ち外
部バスインターフェイス部６内で自動的にワード境界を
跨ぐことが検知され、２回のメモリアクセスに分解して
行われる。

プリフェッチ対象のオペランドとストア対象のオペラ
ンドとが重なる場合のコンフリクト防止処理及びストア
オペランドからフェッチオペランドへのバイパス処理も
外部バスインターフェイス部６が行う。

（２）「レイアウト構成」本発明の集積回路では上述の各機能ブロックを11.47m
m×8.89mm角の単一チップ上に集積して構成している。

第１図はその本発明の集積回路のチップのレイアウト
を示す模式図である。

チップ上には命令フェッチ部1,命令デコード部2,マイ
クロROM部3,オペランドアドレス計算部5,PC計算部7,デ
ータ演算部８及び外部バスインターフェイス部６等の各
機能ブロックがレイアウトされている。

但し、外部バスインターフェイス部６はアドレス関係
のブロック6aとデータ関係のブロック6bとの２つのブロ
ックに分かれてレイアウトされている。また、各機能ブ
ロック中の制御回路の一部を集めたブロックである制御
回路部４もレイアウトされている。

第１図にはその他に、チップ外部と信号を授受するた
めの各種パッド（A:アドレスパッド,D:データパッド,C:
コントロールパッド,IV:内部ロジック用電源パッド,IG:
内部ロジック用接地パッド,OV:入出力バッファ用電源パ
ッド,OG:入出力バッファ用接地パッド,CV:クロックドラ
イバ用電源パッド,CG:クロックドライバ用接地パッ
ド），チップ内部で使用する非重複２相の内部クロック
を生成するクロックドライバ９及び10,クロックドライ
バ９及び10から出力された内部クロックをチップ内部へ
供給するクロック配線12,13等も示されている。

（2.1）「レイアウトブロック配置」以下、説明の便宜上、第１図上における上下左右の関
係を使用して本発明の集積回路が形成されているチップ
のレイアウトブロックの配置について説明する。

チップのレイアウトは上段，中段，及び下段の３段に
構成されている。

チップの上段と中段との間及び中段と下段との間は各
レイアウトブロック間の配線を行うための配線領域とな
っている。

チップの上段には左側より順に命令フェッチ部1,命令
デコード部2,及びマイクロROM部３が配置されている。

チップの中段には制御回路部４が配置されている。そ
して、チップの下段には左側より順にオペランドアドレ
ス計算部５、外部バスインターフェイス部（アドレス関
係）6a,PC計算部7,データ演算部8,及び外部バスインタ
ーフェイス部（データ関係）6bが配置されている。

チップの下段に配置されているレイアウトブロックは
総て32ビットのアドレスまたはデータを取扱うブロック
である。これらの各ブロックは、32ビットのビットスラ
イス構成になっているビットスライス部と、そのビット
スライス部を制御する制御ロジック部とにより構成され
ている。チップのレイアウト上ではこの制御ロジック部
とビットスライス部とは分離され、制御ロジック部が上
側に、ビットスライス部が下側に配置されている。

ビットスライス部では各ビットはLSBを上に、MSBを下
に配置して上下方向にビット順に配列されている。

（2.2）「パッド配置」チップの周辺部にはパッドが配置されている。

パッドにはアドレスを出力するアドレスパッド
（Ａ），データの入出力を行うデータパッド（Ｄ），ア
ドレス及びデータのストローブ信号の出力，割込みの入
力等、制御信号の入出力を行うコントロールパッド
（Ｃ）等の信号用パッドがある。

第１図には、外部クロック入力用のコントロールパッ
ド（Ｃ）であるクロックパッド11を他のパッドとは区別
して示してある。

信号用パッド以外のパッドとしては電源パッド及びGN
D（接地）パッドがある。

本発明の集積回路では電源配線及びGND配線を内部ロ
ジック用，入出力バッファ用及びクロックドライバ用の
３系統に分けているため、電源パッド及びGNDパッドは
それぞれに対応して内部ロジック用（IV,IG），入出力
バッファ用（OV,OG）及びクロックドライバ用（CV,CG）
の３種類がある。

信号用パッドとしてアドレスパッド（Ａ），データパ
ッド（Ｄ）及びコントロールパッド（Ｃ）の３種類があ
ることは既述したが、これらのパッドは種類別にまとめ
て配置されている。

第１図に示す如く、アドレスパッド（Ａ）はチップの
下辺部Ｗに配置されている。データパッド（Ｄ）はチッ
プの右辺部Ｒ及び上辺部Ｕの右側に配置されている。コ
ントロールパッド（Ｃ）はチップの左辺部Ｌ及び上辺部
Ｕの左側に配置されている。また、クロックドライバ用
パッド（CV,CG）はチップの上辺部Ｕの中央に配置され
ている。電源パッド（IV,OV,CV）及びGNDパッド（IG,O
G,CG）は、これらの信号用パッド４〜５個に１個の割合
で配置されている。

（2.3）「クロックドライバ」チップ内部は内部クロックに同期して動作する。

内部クロックとしては第４図（ｋ），（ｒ）及び
（ｌ），（ｓ）に示すφ₁,φ_２の非重複２相クロック及
びそれぞれの反転信号である₁,_２の４本を使用して
いる。

クロックドライバはこれらの内部クロックを生成す
る。このクロックドライバは、自身の出力である内部ク
ロックのフィードバックを受けて制御を行い、ドライバ
部分に貫通電流が生じないような回路構成を採ってい
る。

クロックドライバはクロック入力バッファを含むクロ
ックパッド11,内部クロックを実際にドライブする最終
段のドライブトランジスタで構成されたドライバ部９
（9a,9b）及びその他の制御ロジックで構成されるクロ
ック制御部10の各レイアウトブロックに分かれている。
ドライバ部９は更にドライブトランジスタの容量を２等
分することによって２つのレイアウトブロック9a,9bに
分割されている。

クロックドライバを構成する各レイアウトブロックの
配置は以下のようになっている。

二分割されたドライバ部9a,9bは、その内の一方の9a
がチップ左辺Ｌの中段に、他方の9bがチップ右辺Ｒの中
段にそれぞれ配置されている。

クロック制御部10はチップ上辺Ｕに沿った領域の左右
方向中央部に配置されている。そして、クロックパッド
11はクロック制御部10の真上の位置に配置されている。

クロック制御部10とドライバ部９（9a,9b）とは、パ
ッドの内側に沿って配線された後述する10本のクロック
制御線206〜215により接続されている。

クロック制御線206〜215の配線は、クロック制御部10
をチップ上辺Ｕに沿った領域の中央部に配置すること
で、クロック制御部10からチップ左辺Ｌの中段に位置す
るドライバ部9aまでの配線距離と、チップ右辺Ｒの中段
に位置するドライバ部9bまでの配線距離とをほぼ等距離
になるようにしている。

２つのドライバ部9a,9bに隣接する部分には、クロッ
クドライバ用電源パッド（CV）21a,21b及びクロックド
ライバ用GNDパッド（CG）22a,22bが配置されている。こ
れらのパッド21a,21b,22a,22bは、チップ左辺Ｌのクロ
ックドライバ用電源パッド21a及びクロックドライバ用G
NDパッド22aがチップ左辺Ｌ側のドライバ部9aと、チッ
プ右辺Ｒクロックドライバ用電源パッド21b及びクロッ
クドライバ用GNDパッド22bがチップ右辺Ｒ側のドライバ
部9bとそれぞれ接続されている。

第５図は一方（チップ左辺Ｌ側）のドライバ部9a,ク
ロックドライバ用電源パッド21a及びクロックドライバ
用GNDパッド22a付近のレイアウト構成を示す模式図であ
る。他方（チップ右辺Ｒ側）のドライバ部9bも左右対称
になる他は全く同一の構成である。なお、それぞれで相
当する部材には同一の参照番号を付与し、チップ左辺Ｌ
側にはａを、右辺側にはｂを付加してある。

クロックドライバ用電源パッド21aは、ダブルワイヤ3
1a,31aによってチップ外部にボンディングされており、
クロックドライバ用GNDパッド22aはダブルワイヤ32a,32
aによりチップ外部にボンディングされている。更にク
ロックドライバ用電源パッド21aからの電源配線27aはド
ライバ部9aのみに接続されており、同様にクロックドラ
イバ用GNDパッド22aからのGND配線28aはドライバ部9aの
みに接続されている。

以上のことは、チップ右辺Ｒ側の中段に配置されてい
るドライバ部9b,クロックドライバ用電源パッド21b及び
クロックドライバ用GNDパッド22bについても同様であ
る。

次に、ドライバ部９（9a,9b）のレイアウト構成につ
いて説明する。

第５図には、チップ左辺中段に配置されているドライ
バ部9aのレイアウト構成図も示されている。

ドライバ部9aは、主として内部クロックの充放電を行
うドライバ回路であり、例えば主ドライバ回路たるメイ
ンドライバ105a,109aと、主としてメインドライバによ
る充放電終了後の内部クロックのレベル保持を行う副ド
ライバ回路たるサブドライバ107a,111aとで構成されて
いる。なお、第５図においては、参照符号105a,109aに
て示されている範囲から参照符号107a,111aにて示され
ている範囲を除いた部分が実際のメインドライバ105a,1
09aである。

各ドライバのサイズはメインドライバでＰ（W/L）＝2
200/1、Ｎ（W/L）＝800/1であり、サブドライバでＰ（W
/L）＝100/1、Ｎ（W/L）＝50/1である。ここで、単位は
Ｌ（長さ）,W（幅）共にμｍである。なお、ＰはＰチャ
ンネル型トランジスタを、ＮはＮチャンネル型トランジ
スタをそれぞれ表している。

メインドライバ105a,109aは内部クロックの大きな負
荷を高速に充放電するためにサイズの大きなトランジス
タ116a〜123aにて構成されている。これらのトランジス
タ116a〜123aは１個ずつガードリング29又は30により囲
繞されている。

また、サブドライバ107a,111aは内部クロックのレベ
ル保持を行う目的のみに使用されるので、メインドライ
バ105a,109aに比して小さなサイズのトランジスタ124a,
125aにて構成されている。これらのサブドライバを構成
するトランジスタ124a,125aはまとめてガードリング29
又は30により囲繞されている。

なお、このメインドライバ105a,109a及びサブドライ
バ107a,111aのレイアウト構成は、チップ右辺Ｒ側の中
段に配置されているドライバ部9bに関しても同様であ
る。

（2.4）「クロック配線」本発明の集積回路では、クロックドライバから出力さ
れる内部クロックφ₁,φ₂,₁,_２をそれぞれ10μｍ幅
の４本のアルミ配線216,218,217,219を用いてまとめて
チップ内部に配線している。この内部クロック配線は後
述する如く環状に形成されていてクロック環状幹線12と
称す。

クロック環状幹線12は、チップの上段と中段との間の
配線領域に配置されているクロック幹線12aと、中段と
下段との間の配線領域に配置されているクロック幹線12
bとにて構成されている。

これらのクロック幹線12a,12bがチップの左右端部で
ドライバ部9a,9bの出力側に接続されていて、全体とし
て環状のクロック環状幹線12が形成されている。

チップ内にはこの他にも補助的なクロック幹線がいく
つか設けられている。

まず、チップの左右方向には下段の制御ロジック部と
ビットスライス部との境界に幅６μｍのアルミ配線によ
るクロック幹線12cが配置されており、やはりチップの
左右端側でドライバ部9a,9bの出力側に接続している。
また、チップの上下方向には、命令デコード部２下部か
らPC計算部７まで延びるクロック幹線12dと、命令デコ
ード部２とマイクロRO部３との境界付近の下部からデー
タ演算部８の制御ロジック部下部まで延びるクロック幹
線12eとの２本が配置されている。

これらの２本のクロック幹線12d,12eは共に幅８μｍ
のアルミ配線である。この上下方向に延びるクロック幹
線12d,12eが、左右方向に延びる３本のクロック幹線12a
〜12cを相互に接続して、クロック環状幹線12は全体と
して網目状に形成されている。

このようなクロック環状幹線12によりチップ内部に内
部クロックの配線を形成し、更にクロック支線13と称さ
れる幅２μｍのアルミ配線を用いてクロック環状幹線12
とチップ内部の各トランジスタとの間の配線を形成して
いる。つまり、クロック配線は、クロック環状幹線12
と、クロック支線13とにより構成される。

（３）「クロックドライバの回路構成」第３図はクロックドライバの回路構成を示す回路図で
ある。

クロックドライバは、記述した如く、クロック制御部
10及びドライバ部９にて構成され、ドライバ部９はチッ
プの左辺Ｌ側の9aと右辺Ｒ側の9bとの二つに分割されて
いる。更に、それぞれのドライバ部9a,9bはメインドラ
イバ105a,109a（105b,109b）及びサブドライバ107a,111
a（107b,111b）にて構成されている。

メインドライバ105a,109a（105b,109b）は主として内
部クロックの充放電を行い、サブドライバ107a,111a（1
07b,111b）は主としてメインドライバ105a,109a（105b,
109b）による充放電終了後の内部クロックのレベル保持
を行う。

クロックドライバは、クロック入力バッファ101,イン
バータ102,2分周器103,メインドライバ制御部104,最終
段メインドライバ105a,109a（105b,109b），サブドライ
バ制御部106,110,最終段サブドライバ107a,111a（107b,
111b）等にて構成されている。

クロック入力バッファ101はクロックパッド11内に含
まれ、信号線200を介して外部から入力される外部クロ
ックEXCLKを入力として信号線203へクロック▲▼
を出力する。

インバータ102はクロック制御部10に含まれ、信号線2
03を介してクロック入力バッファ101からクロック▲
▼を入力し、信号線202へクロックCLKを出力する。

２分周器103はクロック制御部10に含まれ、信号線202
及び203からクロックCLK及び▲▼を入力し、これ
を２分周して位相制御のための制御信号CNTL及び▲
▼をそれぞれ信号線204及び205へ出力する。

クロックドライバ制御回路は、例えばクロック制御部
10のメインドライバ制御部104,108に相当する。ドライ
バ制御回路たるメインドライバ制御部104,108は、クロ
ック制御部10に含まれ、クロックCLK,▲▼，制御
信号CNTL,▲▼をそれぞれ信号線202,203,204及
び205から入力し、更に信号線216,218から内部クロック
φ_１及びφ_２のフィードバックを入力してメインドライ
バ制御信号を生成して信号線206〜209,211〜214へ出力
する。

最終段メインドライバ105a,109a（105b,109b）はドラ
イバ部９に含まれ、信号線206〜209,211〜214を介して
入力されるメインドライバ制御信号に従って内部クロッ
クの充放電を行う。

ドライバ制御回路たるサブドライバ制御部106,110は
クロック制御部10に含まれ、信号線203,204,205を介し
てクロック▲▼，制御信号CNTL及び▲▼
を入力し、サブドライバ制御信号を生成して信号線210,
215へ出力する。

最終段サブドライバ107a,111a（107b,111b）はドライ
バ部９に含まれ、信号線210,215を介してサブドライバ
制御信号210,215を入力し、内部クロックのレベル保持
を行う。

「レイアウト構成」の章で既述したように、本発明の
集積回路では、クロックドライバのドライバ部９は9a,9
bに２分割されている。第３図に示すクロックドライバ
の回路図でもこれに対応してドライブトランジスタを２
分割して示している。２分割されたドライブトランジス
タのサイズはレイアウト構成の説明にある通り、メイン
ドライバでＰ（W/L）＝2200/1、Ｎ（W/L）＝800/1であ
り、サブドライバでＰ（W/L）＝100/1、Ｎ（W/L）＝50/
1である。ここで、単位はL,W共にμｍである。

メインドライバ制御部104,108には信号線216,218を介
して内部クロックφ₁,φ_２がフィードバックされてい
る。フィードバックが直接入力されるインバータには、
トランジスタのＷサイズがP/N＝40/10のINV1（112）及
びINV3（114）と、P/N＝10/10のINV2（113）及びINV4
（115）との２種類がある（単位：μｍ）。

標準的なインバータではP/N比を2:1にして論理T_THを
0.5Vccに設定するのが一般的であるが、ここで使用され
ているインバータ112,114,113,115ではP/N比を標準的な
インバータとは異ならせることにより、論理T_THをP/N＝
40/10のインバータINV1（112）及びINV3（114）では0.6
Vccに、P/N＝10/10のインバータINV2（113）及びINV4
（115）では0.4Vccに設定している。

以上がクロックドライバの回路構成である。

８本のメインドライバ制御信号線206〜209,211〜214
及び２本のサブドライバ制御信号線210,215がレイアウ
トではクロック制御部10とドライバ部９とを結ぶ10本の
ロック制御線に対応している。

内部クロックφ₁,φ_２のフィードバックは、上段と中
段との間の配線領域に配置されたクロック幹線12aのほ
ぼ中央線から引出され、命令デコード部２を上下方向に
貫通してクロック制御部10にまで延びているクロック支
線13aを通じて行われる。

なお、第３図の回路図中のフィードバック経路にある
C₁,C₂及びR₁,R₂は、このフィードバック用のクロック支
線13aによる配線容量と配線抵抗を示している。

（４）「クロックドライバの動作」本発明の集積回路のクロックドライバでは、最終段メ
インドライバ105a,109a（105b,109b）は、信号線206〜2
09,211〜214を介してメインドライバ制御信号を入力
し、PchトランジスタとNchトランジスタとが独立してON
/OFFする回路を用いている。

メインドライバ制御部104,108は、内部クロックがＬ
（ローレベル）→Ｈ（ハイレベル）に変化した際はPch
トランジスタをONして内部クロックのノードを充電し、
内部クロックのノードがＨになれば、そのフィードバッ
クを受けてPchトランジスタをOFFとする。

またメインドライバ制御部104,108は、内部クロック
がＨ→Ｌに変化した際はNchトランジスタをONして内部
クロックのノードを放電し、内部クロックのノードがＬ
になれば、そのフィードバックを受けてNchトランジス
タをOFFとする。

このように内部クロックをメインドライバ制御部104,
108へフィードバックすることにより、最終段メインド
ライバ105a,109a（105b,109b）でPchトランジスタとNch
トランジスタとが同時にONする期間をなくしている。Pc
hトランジスタとNchトランジスタとがいずれもOFFとな
っている期間においては、サブドライバ107a,111a（107
b,111b）がレベルが保持を行うようになっている。

第４図はクロックドライバの動作状態を示すタイミン
グチャートである。以下にクロックドライバの動作を第
４図に従って説明する。

時刻ｉに外部クロックEXCLK（ａ）が立上がり、信号
線202のクロックCLK（ｂ）がハイレベルに（→Ｈ）、信
号線203のクロック▲▼（ｃ）がローレベル（→
Ｌ）となる。

この際、信号線216ではφ_１＝Ｌ（ｋ）なので信号線2
06及び209のメインドライバ制御信号（ｆ）及び（ｉ）
がアサートされる。これにより、最終段メインドライバ
105a,109a（105b,109b）のドライブトランジスタの内の
φ_１（ｋ）をＨにするPchトランジスタ及び_１（ｌ）
をＬにするNchトランジスタがONし、φ_１→H,_１→Ｌ
になる。その後、φ_１＝Ｈがフィードバック用のクロッ
ク支線13aを通じてインバータINV1（112）にフィードバ
ックされ、信号線206及び209のメインドライバ制御信号
はネゲートされる。

インバータINV1（112）の論理V_THは0.6Vccに設定され
ているので、信号線206及び209のメインドライバ制御信
号がネゲートされるのは、インバータINV1（112）の入
力が0.6Vcc以上になってからである。この結果、最終段
メインドライバ105,109のドライブトランジスタはすべ
てOFFとなる。

また信号線205では▲▼＝Ｌ（ｅ）であるた
め、信号線211〜214のメインドライバ制御信号はアサー
トされず、信号線218及び219のクロックφ_２（ｒ）及び
_２（ｓ）の最終段メインドライバ105a,109a（105b,10
9b）のドライブトランジスタはすべてOFFとなる。

一方この際、信号線210のサブドライバ制御信号１
（ｊ）の出力はＨであり、信号線215のサブドライバ制
御信号（ｑ）はＬであるので、最終段サブドライバ107
a,111a（107b,111b）の出力はφ_１＝H,_１＝L,φ_２＝
L,_２＝Ｈとなる。

以上により、内部クロックはφ_１＝H,_１＝L,φ_２＝
L,_２＝Ｈとなる。

時刻ｊに外部クロックEXCLK（ａ）が立下がり、信号
線202のクロックCLK（ｂ）がＬに、信号線202のクロッ
ク▲▼（ｃ）がＨになる。

この際、信号線216ではφ_１＝Ｈ（ｋ）なので信号線2
07及び208のメインドライバ制御信号（ｇ）及び（ｈ）
がアサートされる。これにより、最終段メインドライバ
105a,109a（105b,109b）のドライブトランジスタの内の
φ_１をＬにするNchトランジスタ及び_１をＨにする。P
chトランジスタがONし、φ_１→L,_１→Ｈになる。その
後、φ_１＝Ｌがフィードバック用のクロック支線13aを
通じてインバータINV2（113）にフィードバックされ、
信号線207及び208のメインドライバ制御信号はネゲート
される。

インバータINV2（113）の論理V_THは0.4Vccに設定され
ているので、信号線207及び208のメインドライバ制御信
号がネゲートされるのは、インバータINV2（113）の入
力が0.4Vcc以下になっているからである。この結果、最
終段メインドライバ105a,109a（105b,109b）のドライブ
トランジスタはすべてOFFとなる。

また信号線205では▲▼＝Ｌ（ｅ）であるた
め、信号線211〜214のメインドライバ制御信号はアサー
トされず、信号線218及び219のクロックφ_２（ｒ）及び
_２（ｓ）の最終段メインドライバのドライブトランジ
スタはすべてOFFのままである。

一方この際、信号線210のサブドライバ制御信号
（ｊ）はＬであり、信号線215のサブドライバ制御信号
（ｑ）の出力はＬであるので、最終段サブドライバ107
a,111a（107b,111b）の出力はφ_１＝L,_１＝H,φ_２＝
L,_２＝Ｈになる。

以上により、内部クロックはφ_１＝L,_１＝H,φ_２＝
L,_２＝Ｈとなる。その後、CNTL＝L,▲▼＝Ｈ
となる。

時刻ｋに外部クロックEXCLK（ａ）が立上がり、信号
線202のクロックCLK（ｂ）がＨに、信号線203のクロッ
ク▲▼（ｃ）がＬになる。

この際、信号線204では制御信号CNTL＝Ｌ（ｄ）であ
るので信号線206及び209のメインドライバ制御信号
（ｆ）〜（ｉ）はアサートされない。これにより、クロ
ックφ_１及び_１の最終段メインドライバ105a,109a（1
05b,109b）のドライブトランジスタはすべてOFFとな
る。

この際、φ_２＝Ｌなので信号線211及び214のメインド
ライバ制御信号（ｍ）及び（ｐ）がアサートされる。こ
のため、最終段メインドライバ105a,109a（105b,109b）
のドライブトランジスタの内のφ_２をＨにするとPchト
ランジスタ及び_２をＬにするNchトランジスタとがON
し、φ_２→Ｈ、_２→Ｌとなる。

その後φ_２＝Ｈがフィードバック用のクロック支線13
aを通じてインバータINV3（114）にフィードバックさ
れ、信号線211及び214のメインドライバ制御信号はネゲ
ートされる。

インバータINV3（114）の論理V_THは0.6Vccに設定され
ているので、信号線211及び214のメインドライバ制御信
号５及び８がネゲートされるのは、インバータINV3（11
4）の入力が0.6Vcc以上になってからである。この結
果、最終段メインドライバ105a,109a（105b,109b）のド
ライブトランジスタはすべてOFFする。

一方この際、信号線210のサブドライバ制御信号
（ｊ）はＬであり、信号線215のサブドライバ制御信号
（ｑ）はＨなので、最終段サブドライバ107a,111a（107
b,111b）の出力はφ_１＝L,_１＝，φ_２＝H,_２＝Ｌ
になる。以上により、内部クロックはφ_１＝L,_１＝H,
φ_２＝H,_２＝Ｌとなる。

時刻ｌに外部クロックEXCLK（ａ）が立下がり、信号
線202のクロックCLK（ｂ）がＬに、信号線203のクロッ
ク▲▼（ｃ）がＨになる。

この際、信号線204では制御信号CNTL＝Ｌ（ｄ）なの
で信号線206及び209のメインドライバ制御信号（ｆ）〜
（ｉ）はアサートされない。これにより、クロックφ_１
及び_１の最終段メインドライバ105a,109a（105b,109
b）のドライブトランジスタはすべてOFFのままである。

この際、φ_２＝Ｈなので信号線212及び213のメインド
ライバ制御信号（ｎ）及び（ｊ）がアサートされる。こ
のため、最終段メインドライバ105a,109a（105b,109b）
のドライブトランジスタの内のφ_２をＬにするとNchト
ランジスタ及び_２をＨにするPchトランジスタとがON
し、φ_２→Ｌ、_２→Ｈとなる。

その後．φ_２＝Ｌがフィードバック用のクロック支線
13aを通じてインバータINV4（115）にフィードバックさ
れ、信号線212及び213のメインドライバ制御信号はネゲ
ートされる。

インバータINV4（115）の論理V_THは0.4Vccに設定され
ているので、信号線212及び213のメインドライバ制御信
号がネゲートされるのは、インバータINV4（115）の入
力が0.4Vcc以上になってからである。この結果、最終段
メインドライバ105a,109a（105b,109b）のドライブトラ
ンジスタはすべてOFFとなる。

一方この際、信号線210のサブドライバ制御信号
（ｊ）の出力はＬであり、信号線215のサブドライバ制
御信号（ｑ）の出力はＬなので、最終段サブドライバ10
7a,111a（107b,111b）の出力はφ_１＝L,_１＝H,φ_２＝
L,_２＝Ｈになる。以上により、内部クロックはφ_１＝
L,_１＝H,φ_２＝L,_２＝Ｈとなる。

この後、CNTL＝H,▲▼＝Ｌとなる。

以上でクロックの１周期を終了し、クロックドライバ
は時刻ｍ以降は時刻i,j,k,l,mの動作を順次反復する。

［発明の効果］以上のように本発明の集積回路によれば、第１の発明
では、内部クロック信号の供給に階層的なツリー構造を
使用せず、大きなドライバによりクロックを集中供給す
るため、外部クロックから内部クロックまでのトランジ
スタ段数が少なくなり、外部クロックと内部クロックと
の間の位相差が小さくなる。

第１の発明ではまた、内部クロック信号を出力するク
ロックドライバへは、他の各回路からは独立した専用の
電源配線及びGND配線（第１及び第２の電位の配線）を
用いて電源及びGNDを供給しているので、クロックドラ
イバの電源ライン及びGNDラインのインピーダンスが低
くクロックドライバの高周波特性が向上すると共に、ク
ロックドライバが負荷の大きな内部クロックを高速でド
ライブする際に発生するノイズをその他の電源及びGND
に伝えにくく、他の回路がクロックドライバからのノイ
ズの影響から保護される。

第２の発明では、内部クロック信号を出力するクロッ
クドライバはガードリングにより囲繞されていてチップ
上の他の部分とは分離されているため、低インピーダン
スの電源ライン及びGNDラインからのノイズ影響による
ラッチアップを防止すると共に、クロックドライバが負
荷の大きな内部クロックを高速にドライブする際に発生
するノイズが基板を通じて他の部分に伝播し難く、従っ
て他の回路がクロックドライバからノイズの影響を受け
難い。

第３の発明では、内部クロックを出力するクロックド
ライバをダブルワイヤによりボンディングされた専用の
電源パッド及び接地パッドにより電源及び接地を供給し
ているので、クロックドライバの電源配線及び接地配線
のインピーダンスが低くなり、クロックドライバの周波
数特性が向上する。また、クロックドライバが負荷の大
きな内部クロックを高速でドライブする際に発生するノ
イズをその他の電源及びGNDに伝えにくく、他の回路が
クロックドライバからのノイズの影響から保護される。

第４の発明では、チップの第１辺沿いに配置されたク
ロック制御部がクロック制御信号を出力し、それを入力
として、クロック制御部から物理的にほぼ等距離となる
第２辺沿い及び第３辺沿いに２分割して配置されたクロ
ックドライバが内部クロック信号を出力するので、チッ
プの対向する２カ所で内部クロック信号が出力され、こ
れによりチップの各部からクロックドライバまでの距離
が平均化されてチップ上での内部クロックのスキューが
最小限に抑えられる。

第５の発明では、内部クロック信号はクロック支線を
経た後、論理V_THを低く設定した第１のインバータを介
して内部クロック信号をＬにするMOSトランジスタにフ
ィードバックされ、また論理V_THを高く設定した第２の
インバータを介して内部クロック信号をＨにするMOSト
ランジスタにフィードバックされる。このため、内部ク
ロック信号が十分に変化した後にフィードバックがかか
ることになり、内部クロック信号がＨ及びＬに十分変化
するまで主ドライバがオン状態を維持する。

第６の発明では、主ドライバは外部クロック信号が変
化した後から内部クロック信号が変化するまでの間のみ
内部クロックをドライブしてPchトランジスタ又はNchト
ランジスタのいずれかは常にOFFさせ、それ以外の期間
は副ドライバのみで内部クロックを出力するので、トラ
ンジスタサイズの大きな主ドライバがスイッチングする
際に電源−GND間に貫通電流が流れることが回避され、
消費電力が削減される。

【図面の簡単な説明】

第１図は本発明の集積回路のチップ上でのレイアウトの
一例を示す模式図、第２図はその機能構成を示すブロッ
ク図、第３図はクロックドライバの回路構成を示す回路
図、第４図はクロックドライバの動作説明のためのタイ
ミングチャート、第５図は本発明の集積回路のチップ上
でのレイアウトのクロックドライバ周辺の拡大模式図、
第６図，第７図及び第８図は従来のクロック分配の手法
を示す模式図である。Ｕ……チップの上辺、Ｗ……チップの下辺、Ｌ……チッ
プの左辺Ｒ……チップの右辺 9a,9b……ドライバ部、10……クロック制御部、11……
クロック入力パッド、12……クロック環状幹線、13……
クロック支線、21……クロックドライバ用電源パッド、
22……クロックドライバ用接地パッド、27……クロック
ドライバ用電源配線、28……クロックドライバ用接地配
線、29,30……ガードリング、31,32……ボンディングワ
イヤ、105,109……メインドライバ、107,111……サブド
ライバ、112,114……インバータなお、図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平１−112808（ＪＰ，Ａ) 特開平１−192132（ＪＰ，Ａ) 特開昭62−169462（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】第１電位の配線及び第２電位の配線に接続
され、外部から入力される外部クロック信号を入力して
クロック制御信号を出力する第１の回路と、第１電位の配線及び第２電位の配線に接続され、前記ク
ロック制御信号を入力して内部クロック信号を出力する
第２の回路と、第１電位の配線及び第２電位の配線に接続され、前記内
部クロック信号を入力して動作する第３の回路と、を備え、前記第２の回路は前記第１及び第３の回路とは異なる第
１電位の配線及び第２電位の配線に接続されてなること
を特徴とする集積回路。
【請求項２】第１電位の配線及び第２電位の配線に接続
され、外部から入力される外部クロック信号を入力して
第１のクロック制御信号と第２のクロック制御信号とを
出力する第１の回路と、第１電位の配線に接続され、前記第１のクロック制御信
号を入力とする第１のトランジスタ群と、該第１のトラ
ンジスタ群を囲繞して他のトランジスタから分離する第
１のガードリングと、第２電位の配線に接続され、前記
第２のクロック制御信号を入力とする第２のトランジス
タ群と、該第２のトランジスタ群を囲繞して他のトラン
ジスタから分離する第２のガードリングとを含み、内部
クロック信号を出力する第２の回路と、第１電位の配線及び第２電位の配線に接続され、前記内
部クロック信号を入力として動作する第３の回路とを備え、前記第２の回路の前記第１及び第２のトランジスタ群は
前記第１及び第３の回路とは異なる第１電位の配線及び
第２電位の配線にそれぞれ接続されてなることを特徴と
する集積回路。
【請求項３】第１電位の配線パッドに第１電位の配線を
介して、第２電位の配線パッドに第２電位の配線を介し
てそれぞれ接続され、外部から入力される外部クロック
信号を入力して第１のクロック制御信号と第２のクロッ
ク制御信号とを出力する第１の回路と、複数のワイヤでボンディングされた第１電位の配線パッ
ドに第１電位の配線を介して接続されると共に前記第１
のクロック制御信号に接続された第１のトランジスタ群
と、複数のワイヤでボンディングされた第２電位の配線
パッドに第２電位の配線を介して接続されると共に前記
第２のクロック制御信号に接続された第２のトランジス
タ群とを含み、内部クロック信号を出力する第２の回路
と、第１電位の配線パッドに第１電位の配線を介して、第２
電位の配線パッドに第２電位の配線を介してそれぞれ接
続され、前記内部クロック信号を入力として動作する第
３の回路とを備え、前記第２の回路の前記第１及び第２のトランジスタ群は
前記第１及び第３の回路とは異なる第１電位の配線パッ
ド及び第２電位の配線パッドに接続されてなることを特
徴とする集積回路。
【請求項４】四辺形の単一チップ上に形成されてなり、外部クロック信号パッドを介して外部から入力される外
部クロック信号を入力としてクロック信号を出力する第
１の回路と、前記クロック信号を入力とし、内部クロック信号を互い
に協調して出力する二つの第２の回路とを備え、前記第１の回路を前記四辺形の第１の辺近傍の第１の領
域に形成し、前記第２の回路の一方を前記四辺形の前記第１の辺を挟
む２辺の内の一方である第２の辺近傍の第２の領域に形
成し、前記第２の回路の他方を前記四辺形の前記第１の辺を挟
む２辺の内の他方であり前記第２の辺と対向する第３の
辺近傍の第３の領域に形成し、前記第２の辺に第１電位の第１の配線パッド及び第２電
位の第１の配線パッドを配置し、前記第３の辺に第１電位の第２の配線パッド及び第２電
位の第２の配線パッドを配置し、前記第２の回路の一方と第１電位と前記第１の配線パッ
ド及び第２電位の前記第１の配線パッドとを接続し、前記第２の回路の他方と第１電位の前記第２の配線パッ
ド及び第２電位の前記第２の配線パッドとを接続してあ
ることを特徴とする集積回路。
【請求項５】環状に形成されたクロック環状幹線及び該
クロック環状幹線に接続する複数のクロック支線からな
りクロック信号を伝達するクロック配線と、前記クロック支線に接続され、前記クロック信号を入力
して動作する回路と、前記クロック支線が入力に接続され第１の論理閾値を有
する第１のインバータ回路、前記クロック支線が入力に
接続され前記第１の論理閾値とは異なる電位の第２の論
理閾値を有する第２のインバータ回路、前記第１のイン
バータ回路の出力を入力として前記第１の制御信号を出
力する回路、及び前記第２のインバータ回路の出力を入
力して前記第２の制御信号を出力する回路を含むクロッ
クドライバ制御回路と、前記第１の電位の電源と前記クロック環状幹線とに接続
されると共に前記第１の制御信号が入力され、該第１の
制御信号がアサートされた際に前記クロック信号を前記
第１の電位にする第１のMOSトランジスタ、及び第２の
電位の電源と前記クロック環状幹線とに接続されると共
に前記第２の制御信号が入力され、該第２の制御信号が
アサートされた際に前記クロック信号を前記第２の電位
にする第２のMOSトランジスタを含むドライバ回路とを備えたことを特徴とする集積回路。
【請求項６】外部から入力される外部クロック信号と内
部クロック信号とを入力とし、第１および第２のドライ
バ制御信号を出力するドライバ制御回路と、前記第１のドライバ制御信号を入力とし、前記内部クロ
ック信号を出力する主ドライバ回路と、前記第２のドライバ制御信号を入力とし、前記主ドライ
バ回路を補助して前記内部クロック信号を出力する幅ド
ライバ回路とを備え、前記ドライバ制御回路は前記外部クロック信号が第１の
電位から第２の電位に変化した際に、前記第１のドライ
バ制御信号をアサートすると共に前記第２のドライバ制
御信号の電位を第１の値から第２の値に変化させ、前記主ドライバ回路は前記第１のドライバ制御信号がア
サートされた際に前記内部クロック信号を所定の電位に
ドライブし、前記幅ドライバ回路は前記第２のドライバ制御信号の電
位が前記第２の値である場合に前記内部クロック信号を
前記所定の電位にドライブし、前記ドライバ制御回路はまた、前記内部クロック信号が
前記所定の電位に変化した際に前記第１のドライバ制御
信号をネゲートする構成にしてあることを特徴とする集
積回路。