JP2773703B2 - Pll回路 - Google Patents
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- JP2773703B2 JP2773703B2 JP7258704A JP25870495A JP2773703B2 JP 2773703 B2 JP2773703 B2 JP 2773703B2 JP 7258704 A JP7258704 A JP 7258704A JP 25870495 A JP25870495 A JP 25870495A JP 2773703 B2 JP2773703 B2 JP 2773703B2
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- 238000006243 chemical reaction Methods 0.000 claims description 17
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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- Logic Circuits (AREA)
Description
【発明の属する技術分野】本発明は、PLL回路に関
し、特に外部信号と内部信号との位相を比較するPLL
回路に関する。
し、特に外部信号と内部信号との位相を比較するPLL
回路に関する。
【0001】
【従来の技術】従来、半導体装置で用いられるPLL
(フェーズロックループ)回路は、IEEEJORNAL OF SOLI
DSTATE CIRCUIT VOL 27, NO 11 1992などで知られるよ
うな図3に示すブロック図で構成される。このPLL回
路は、入力バッファ102、位相比較器104、ループ
フィルタ105、電圧制御発信器106、内部クロック
バッファ107、内部クロック入力バッファ103から
構成され、1チップで形成されている。そのため、入力
バッファ102および内部クロック入力バッファ103
は、同じ回路構成で形成されている。外部クロック10
0は、半導体装置の他のチップで生成される。PLL回
路は、外部クロック100および内部クロック101を
それぞれ、入力バッファ102および内部クロック入力
バッファ103を介して、位相比較器104に入力し、
外部クロック100と内部クロック101の位相差を検
出し、その差信号をループフィルタ105を介して、電
圧制御発信器106に入力し、電圧制御発信器106の
発信周波数を制御する。その結果として、PLL回路
は、外部クロック100と内部クロック101の位相差
が無くなるように動作する。
(フェーズロックループ)回路は、IEEEJORNAL OF SOLI
DSTATE CIRCUIT VOL 27, NO 11 1992などで知られるよ
うな図3に示すブロック図で構成される。このPLL回
路は、入力バッファ102、位相比較器104、ループ
フィルタ105、電圧制御発信器106、内部クロック
バッファ107、内部クロック入力バッファ103から
構成され、1チップで形成されている。そのため、入力
バッファ102および内部クロック入力バッファ103
は、同じ回路構成で形成されている。外部クロック10
0は、半導体装置の他のチップで生成される。PLL回
路は、外部クロック100および内部クロック101を
それぞれ、入力バッファ102および内部クロック入力
バッファ103を介して、位相比較器104に入力し、
外部クロック100と内部クロック101の位相差を検
出し、その差信号をループフィルタ105を介して、電
圧制御発信器106に入力し、電圧制御発信器106の
発信周波数を制御する。その結果として、PLL回路
は、外部クロック100と内部クロック101の位相差
が無くなるように動作する。
【0002】
【発明が解決しようとする課題】近年、半導体集積回路
装置の高速化に伴い、このチップ外で生成される外部ク
ロック100の振幅が小さくなってきている。一方、内
部クロック101は、このチップに入力されている電源
電圧と同等の振幅で振幅している。すると、この振幅の
違う2入力信号を入力している入力バッファ102、1
03の遅延時間に差が生じるという問題が生じてきた。
図4に内部クロックバッファ103、入力バッファ10
2の遅延時間と電源電圧の関係を示す。横軸がこのPL
L回路を含むチップの電源電圧で、縦軸が入力バッファ
102、内部クロック入力バッファ103のそれぞれの
遅延時間である。この図から明らかなように、各入力バ
ッファ102、103に入力する信号100、101に
振幅差があると、それぞれの入力バッファの遅延時間が
異なってしまう。このように、各入力バッファの遅延時
間が異なると、入力バッファ100と内部クロック入力
バッファ101の出力の位相差が無くなっても、外部ク
ロック100と内部クロック101の間には、各入力バ
ッファの時間差分の位相差が生じるという問題があっ
た。さらに、内部クロック101は、電源電圧と等しい
ことから、電源電圧が高くなると内部クロック入力バッ
ファ103の遅延時間は短くなり、入力バッファ102
との遅延時間差がさらに大きくなるという問題があっ
た。
装置の高速化に伴い、このチップ外で生成される外部ク
ロック100の振幅が小さくなってきている。一方、内
部クロック101は、このチップに入力されている電源
電圧と同等の振幅で振幅している。すると、この振幅の
違う2入力信号を入力している入力バッファ102、1
03の遅延時間に差が生じるという問題が生じてきた。
図4に内部クロックバッファ103、入力バッファ10
2の遅延時間と電源電圧の関係を示す。横軸がこのPL
L回路を含むチップの電源電圧で、縦軸が入力バッファ
102、内部クロック入力バッファ103のそれぞれの
遅延時間である。この図から明らかなように、各入力バ
ッファ102、103に入力する信号100、101に
振幅差があると、それぞれの入力バッファの遅延時間が
異なってしまう。このように、各入力バッファの遅延時
間が異なると、入力バッファ100と内部クロック入力
バッファ101の出力の位相差が無くなっても、外部ク
ロック100と内部クロック101の間には、各入力バ
ッファの時間差分の位相差が生じるという問題があっ
た。さらに、内部クロック101は、電源電圧と等しい
ことから、電源電圧が高くなると内部クロック入力バッ
ファ103の遅延時間は短くなり、入力バッファ102
との遅延時間差がさらに大きくなるという問題があっ
た。
【0003】
【課題を解決するための手段】本発明の目的は、外部ク
ロックと内部クロックとの差を無くすことである。
ロックと内部クロックとの差を無くすことである。
【0004】本発明のPLL回路は、内部クロックの振
幅を変更するための内部クロック振幅変換回路を備え
る。
幅を変更するための内部クロック振幅変換回路を備え
る。
【0005】さらに詳しくは、本発明のPLL回路は、
外部クロック信号を入力する入力バッファと、内部クロ
ック入力バッファと、それらの入力バッファの出力を位
相比較し、その位相差に基づいて所定のパルスを発生す
る位相比較器と、所定のパルスに基づく電圧を発生する
ループフィルタと、その電圧にしたがって内部クロック
を制御する電圧制御発信器と、電圧制御発信器の出力を
入力する内部クロックバッファと、内部クロックバッフ
ァの出力を入力し、内部クロックの振幅を変換する内部
クロック振幅変換回路とを備え、内部クロック振幅変換
回路の出力を内部クロックバッファに入力することを特
徴とする。
外部クロック信号を入力する入力バッファと、内部クロ
ック入力バッファと、それらの入力バッファの出力を位
相比較し、その位相差に基づいて所定のパルスを発生す
る位相比較器と、所定のパルスに基づく電圧を発生する
ループフィルタと、その電圧にしたがって内部クロック
を制御する電圧制御発信器と、電圧制御発信器の出力を
入力する内部クロックバッファと、内部クロックバッフ
ァの出力を入力し、内部クロックの振幅を変換する内部
クロック振幅変換回路とを備え、内部クロック振幅変換
回路の出力を内部クロックバッファに入力することを特
徴とする。
【0006】上記構成により、内部クロックの振幅を変
更して外部クロックと同じにすることができる。したが
って、内部クロックを入力する内部クロックバッファと
外部クロックを入力する外部クロックバッファの遅延時
間が同じになる。
更して外部クロックと同じにすることができる。したが
って、内部クロックを入力する内部クロックバッファと
外部クロックを入力する外部クロックバッファの遅延時
間が同じになる。
【0007】
【実施の形態】本発明の前記並びにその他の目的、特
徴、および効果をより明確にすべく、以下図面を用いて
本発明の実施の形態につき詳述する。
徴、および効果をより明確にすべく、以下図面を用いて
本発明の実施の形態につき詳述する。
【0008】図1は、本発明の第1の実施の形態を示す
ブロック図である。図3と同じ箇所は同じ番号を付して
ある。500は、半導体集積回路チップであり、その半
導体チップ500の上にPLL回路が内蔵されている。
PLL回路は、外部クロック入力端子110から外部ク
ロック100を入力し第1のバッファである入力バッフ
ァ102に入力する。位相比較器104は、入力バッフ
ァ102の出力と第2のバッファである内部クロック入
力バッファ103の入力の位相を比較する。位相比較器
104の出力は、ループフィルタ105、電圧制御発信
器106を介して内部クロック101を生成し、その生
成された内部クロック101は、図示してないが、デー
タ処理回路に入力される。また、電圧制御発信器106
の出力は、内部クロックバッファ107に入力される。
その内部クロックバッファ107の出力である内部クロ
ック101は、内部クロック振幅変換回路108に入力
されてクロック109に振幅変換される。そのクロック
109は、内部クロック入力バッファ103に入力され
る。また、入力バッファ102及び内部クロックバッフ
ァ103は、主にカレントミラー回路で構成され、内部
クロックバッファ107は、CMOS回路で構成され
る。内部クロック振幅変換回路108は、内部クロック
バッファ107および内部クロック入力バッファ103
間路に設けられた抵抗1と、その抵抗1の一方と内部ク
ロック入力バッファ103間路に設けられ、電源電圧と
グランド電圧間に直列に設けられた抵抗2,3からな
る。内部クロックバッファ107から出力された内部ク
ロック101は、抵抗1で電圧に変換され、その電圧は
抵抗2,3によって抵抗分割されて、振幅変換クロック
109に変換され、ほぼ、外部クロック100と同じ振
幅に変換される。外部クロック100は、外部クロック
を発生させる装置のスペックによって決められているた
め、この内部クロック101の振幅変換量はそのスペッ
クに合わせて設定される。なお、抵抗1は、配線路の内
部抵抗ですむため、わざわざ設けなくても良い。また、
内部クロック振幅変換回路108を電圧制御発信器10
6と内部クロックバッファ107との間に設けることは
できない。なぜなら、内部クロック振幅変換回路108
の出力の振幅は小さいことから、CMOSレベルよりも
小さなレベルで振幅し、その結果としてCMOS回路で
構成される内部クロックバッファ107では、その信号
を検出できないという問題がある。
ブロック図である。図3と同じ箇所は同じ番号を付して
ある。500は、半導体集積回路チップであり、その半
導体チップ500の上にPLL回路が内蔵されている。
PLL回路は、外部クロック入力端子110から外部ク
ロック100を入力し第1のバッファである入力バッフ
ァ102に入力する。位相比較器104は、入力バッフ
ァ102の出力と第2のバッファである内部クロック入
力バッファ103の入力の位相を比較する。位相比較器
104の出力は、ループフィルタ105、電圧制御発信
器106を介して内部クロック101を生成し、その生
成された内部クロック101は、図示してないが、デー
タ処理回路に入力される。また、電圧制御発信器106
の出力は、内部クロックバッファ107に入力される。
その内部クロックバッファ107の出力である内部クロ
ック101は、内部クロック振幅変換回路108に入力
されてクロック109に振幅変換される。そのクロック
109は、内部クロック入力バッファ103に入力され
る。また、入力バッファ102及び内部クロックバッフ
ァ103は、主にカレントミラー回路で構成され、内部
クロックバッファ107は、CMOS回路で構成され
る。内部クロック振幅変換回路108は、内部クロック
バッファ107および内部クロック入力バッファ103
間路に設けられた抵抗1と、その抵抗1の一方と内部ク
ロック入力バッファ103間路に設けられ、電源電圧と
グランド電圧間に直列に設けられた抵抗2,3からな
る。内部クロックバッファ107から出力された内部ク
ロック101は、抵抗1で電圧に変換され、その電圧は
抵抗2,3によって抵抗分割されて、振幅変換クロック
109に変換され、ほぼ、外部クロック100と同じ振
幅に変換される。外部クロック100は、外部クロック
を発生させる装置のスペックによって決められているた
め、この内部クロック101の振幅変換量はそのスペッ
クに合わせて設定される。なお、抵抗1は、配線路の内
部抵抗ですむため、わざわざ設けなくても良い。また、
内部クロック振幅変換回路108を電圧制御発信器10
6と内部クロックバッファ107との間に設けることは
できない。なぜなら、内部クロック振幅変換回路108
の出力の振幅は小さいことから、CMOSレベルよりも
小さなレベルで振幅し、その結果としてCMOS回路で
構成される内部クロックバッファ107では、その信号
を検出できないという問題がある。
【0009】以上の構成により、振幅変換クロック10
9の振幅は、小振幅の外部クロック100の振幅とほぼ
等しくなるため、図2に示すように入力バッファ102
および内部クロック入力バッファ103での入力バッフ
ァ遅延時間は、ほぼ等しくなる。さらに、各クロックの
振幅を同じにしたので電源電圧が高くなっても各入力バ
ッファでの遅延時間は短くなれど、差は生じない。
9の振幅は、小振幅の外部クロック100の振幅とほぼ
等しくなるため、図2に示すように入力バッファ102
および内部クロック入力バッファ103での入力バッフ
ァ遅延時間は、ほぼ等しくなる。さらに、各クロックの
振幅を同じにしたので電源電圧が高くなっても各入力バ
ッファでの遅延時間は短くなれど、差は生じない。
【0010】
【発明の効果】以上説明したように、本発明は、内部ク
ロックバッファと内部クロック入力バッファの間に振幅
変換回路を配置することで、内部クロック入力バッファ
に入るクロックに振幅を小振幅の外部クロック振幅とほ
ぼ等しくすることができる。そのため、内部クロック入
力バッファの遅延時間と外部クロック入力バッファの遅
延時間との差をほとんど無くすことができ、外部クロッ
クと内部クロックの差を無くすことができる。
ロックバッファと内部クロック入力バッファの間に振幅
変換回路を配置することで、内部クロック入力バッファ
に入るクロックに振幅を小振幅の外部クロック振幅とほ
ぼ等しくすることができる。そのため、内部クロック入
力バッファの遅延時間と外部クロック入力バッファの遅
延時間との差をほとんど無くすことができ、外部クロッ
クと内部クロックの差を無くすことができる。
【図1】本発明のPLL回路のブロック図。
【図2】本発明の入力バッファ遅延時間と電源電圧との
関係図。
関係図。
【図3】従来のPLL回路のブロック図。
【図4】従来の入力バッファ遅延時間と電源電圧との関
係図。
係図。
100 外部クロック 101 内部クロック 102 入力バッファ 103 内部クロック入力バッファ 104 位相比較器 105 ループフィルタ 106 電圧制御発信器 107 内部クロックバッファ 108 内部クロック振幅変換回路 109 振幅変換信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−301441(JP,A) 特開 平4−363912(JP,A) 特開 平4−91511(JP,A) 特開 昭60−39831(JP,A) 特開 平5−22127(JP,A) 特開 平4−196922(JP,A) 特開 平7−131330(JP,A) 実開 昭63−131229(JP,U) 実開 平5−63126(JP,U) (58)調査した分野(Int.Cl.6,DB名) H03L 7/08
Claims (4)
- 【請求項1】 外部クロック信号を受ける第1バッファ
と内部クロック信号を受ける第2バッファを有し、両バ
ッファの出力を位相比較するPLL回路において、前記
内部クロック信号の振幅を前記外部クロック信号の振幅
に合わせる内部クロック振幅変換手段を有していること
を特徴とするPLL回路。 - 【請求項2】 第1のバッファを介した外部クロック信
号と第2のバッファを介した内部クロックとを位相比較
するPLL回路において、前記第1のバッファへの信号
振幅と前記第2のバッファへの信号振幅とを合わせる振
幅変換手段を有していることを特徴とするPLL回路。 - 【請求項3】 外部チップから生成され、振幅が小さい
外部クロックを第1のバッファに入力し、内部チップ内
の内部クロックを第2のバッファに入力し、第1のバッ
ファの出力と第2のバッファの出力とを位相比較するP
LL回路において、電圧制御発信器から出力される信号
を第1の抵抗で電圧変換し、第2および第3の抵抗で抵
抗分割して、前記内部クロックの振幅を前記外部クロッ
クの振幅に合わせる内部クロック振幅変換回路を有する
ことを特徴とするPLL回路。 - 【請求項4】 外部クロック信号を入力する入力バッフ
ァと、内部クロック入力バッファと、それらの入力バッ
ファの出力を位相比較しその位相差に基づいて所定のパ
ルスを発生する位相比較器と、前記所定のパルスに基づ
く電圧を発生するループフィルタと、前記電圧にしたが
って内部クロックを制御する電圧制御発信器と、前記電
圧制御発信器の出力を入力する内部クロックバッファ
と、前記内部クロックバッファの出力を入力し、前記内
部クロックの振幅を変換する内部クロック振幅変換回路
とを備え、前記内部クロック振幅変換回路の出力を前記
内部クロック入力バッファに入力することを特徴とする
PLL回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7258704A JP2773703B2 (ja) | 1995-10-05 | 1995-10-05 | Pll回路 |
US08/724,826 US5822573A (en) | 1995-10-05 | 1996-10-02 | Clock generator for a microprocessor having a delay equalization circuit |
TW085112089A TW363151B (en) | 1995-10-05 | 1996-10-03 | A clock generator designed for microprocessor |
KR1019960043930A KR100228995B1 (ko) | 1995-10-05 | 1996-10-04 | 마이크로프로세서용 클럭 발생기 및 pll회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7258704A JP2773703B2 (ja) | 1995-10-05 | 1995-10-05 | Pll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09102739A JPH09102739A (ja) | 1997-04-15 |
JP2773703B2 true JP2773703B2 (ja) | 1998-07-09 |
Family
ID=17323948
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7258704A Expired - Fee Related JP2773703B2 (ja) | 1995-10-05 | 1995-10-05 | Pll回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5822573A (ja) |
JP (1) | JP2773703B2 (ja) |
KR (1) | KR100228995B1 (ja) |
TW (1) | TW363151B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11316617A (ja) * | 1998-05-01 | 1999-11-16 | Mitsubishi Electric Corp | 半導体回路装置 |
EP1204276A3 (en) * | 2000-10-10 | 2007-01-03 | Matsushita Electric Industrial Co., Ltd. | Apparatus for processing a digital Audio Video signal |
DE10147081C1 (de) * | 2001-09-25 | 2003-05-08 | Infineon Technologies Ag | Vorrichtung zum Signalisieren des Ablaufs eines vorgegebenen Zeitwerts |
US6744293B1 (en) * | 2002-04-09 | 2004-06-01 | Applied Micro Circuits Corporation | Global clock tree de-skew |
US7463069B2 (en) * | 2002-08-01 | 2008-12-09 | Mihai Adrian Tiberiu Sanduleanu | Phase detector with selection of differences between input signals |
JP4438877B2 (ja) * | 2008-03-12 | 2010-03-24 | ソニー株式会社 | 通信システム、受信装置、および受信方法 |
US9032565B2 (en) | 2009-12-16 | 2015-05-19 | Kohler Co. | Touchless faucet assembly and method of operation |
US10840974B1 (en) | 2018-04-06 | 2020-11-17 | Rambus Inc. | Transmitter/receiver with small-swing level-shifted output |
US10614774B2 (en) * | 2018-06-27 | 2020-04-07 | Intel Corporation | Device, method and system for on-chip generation of a reference clock signal |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63131229U (ja) * | 1987-02-13 | 1988-08-26 | ||
US5359727A (en) * | 1987-04-27 | 1994-10-25 | Hitachi, Ltd. | Clock generator using PLL and information processing system using the clock generator |
US5426772A (en) * | 1990-07-27 | 1995-06-20 | Intel Corporation | Single PAL circuit generating system clock and control signals to minimize skew |
US5446867A (en) * | 1992-05-29 | 1995-08-29 | Intel Corporation | Microprocessor PLL clock circuit with selectable delayed feedback |
JP3247190B2 (ja) * | 1993-04-13 | 2002-01-15 | 三菱電機株式会社 | 位相同期回路および集積回路装置 |
-
1995
- 1995-10-05 JP JP7258704A patent/JP2773703B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-02 US US08/724,826 patent/US5822573A/en not_active Expired - Fee Related
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