JP2773703B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2773703B2 JP2773703B2 JP7258704A JP25870495A JP2773703B2 JP 2773703 B2 JP2773703 B2 JP 2773703B2 JP 7258704 A JP7258704 A JP 7258704A JP 25870495 A JP25870495 A JP 25870495A JP 2773703 B2 JP2773703 B2 JP 2773703B2
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- 238000006243 chemical reaction Methods 0.000 claims description 17
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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- Engineering & Computer Science (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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- Logic Circuits (AREA)
Description
【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特に外部信号と内部信号との位相を比較するＰＬＬ
回路に関する。
し、特に外部信号と内部信号との位相を比較するＰＬＬ
回路に関する。
【０００１】
【従来の技術】従来、半導体装置で用いられるＰＬＬ
（フェーズロックループ）回路は、IEEEJORNAL OF SOLI
DSTATE CIRCUIT VOL 27, NO 11 1992などで知られるよ
うな図３に示すブロック図で構成される。このＰＬＬ回
路は、入力バッファ１０２、位相比較器１０４、ループ
フィルタ１０５、電圧制御発信器１０６、内部クロック
バッファ１０７、内部クロック入力バッファ１０３から
構成され、１チップで形成されている。そのため、入力
バッファ１０２および内部クロック入力バッファ１０３
は、同じ回路構成で形成されている。外部クロック１０
０は、半導体装置の他のチップで生成される。ＰＬＬ回
路は、外部クロック１００および内部クロック１０１を
それぞれ、入力バッファ１０２および内部クロック入力
バッファ１０３を介して、位相比較器１０４に入力し、
外部クロック１００と内部クロック１０１の位相差を検
出し、その差信号をループフィルタ１０５を介して、電
圧制御発信器１０６に入力し、電圧制御発信器１０６の
発信周波数を制御する。その結果として、ＰＬＬ回路
は、外部クロック１００と内部クロック１０１の位相差
が無くなるように動作する。
（フェーズロックループ）回路は、IEEEJORNAL OF SOLI
DSTATE CIRCUIT VOL 27, NO 11 1992などで知られるよ
うな図３に示すブロック図で構成される。このＰＬＬ回
路は、入力バッファ１０２、位相比較器１０４、ループ
フィルタ１０５、電圧制御発信器１０６、内部クロック
バッファ１０７、内部クロック入力バッファ１０３から
構成され、１チップで形成されている。そのため、入力
バッファ１０２および内部クロック入力バッファ１０３
は、同じ回路構成で形成されている。外部クロック１０
０は、半導体装置の他のチップで生成される。ＰＬＬ回
路は、外部クロック１００および内部クロック１０１を
それぞれ、入力バッファ１０２および内部クロック入力
バッファ１０３を介して、位相比較器１０４に入力し、
外部クロック１００と内部クロック１０１の位相差を検
出し、その差信号をループフィルタ１０５を介して、電
圧制御発信器１０６に入力し、電圧制御発信器１０６の
発信周波数を制御する。その結果として、ＰＬＬ回路
は、外部クロック１００と内部クロック１０１の位相差
が無くなるように動作する。
【０００２】
【発明が解決しようとする課題】近年、半導体集積回路
装置の高速化に伴い、このチップ外で生成される外部ク
ロック１００の振幅が小さくなってきている。一方、内
部クロック１０１は、このチップに入力されている電源
電圧と同等の振幅で振幅している。すると、この振幅の
違う２入力信号を入力している入力バッファ１０２、１
０３の遅延時間に差が生じるという問題が生じてきた。
図４に内部クロックバッファ１０３、入力バッファ１０
２の遅延時間と電源電圧の関係を示す。横軸がこのＰＬ
Ｌ回路を含むチップの電源電圧で、縦軸が入力バッファ
１０２、内部クロック入力バッファ１０３のそれぞれの
遅延時間である。この図から明らかなように、各入力バ
ッファ１０２、１０３に入力する信号１００、１０１に
振幅差があると、それぞれの入力バッファの遅延時間が
異なってしまう。このように、各入力バッファの遅延時
間が異なると、入力バッファ１００と内部クロック入力
バッファ１０１の出力の位相差が無くなっても、外部ク
ロック１００と内部クロック１０１の間には、各入力バ
ッファの時間差分の位相差が生じるという問題があっ
た。さらに、内部クロック１０１は、電源電圧と等しい
ことから、電源電圧が高くなると内部クロック入力バッ
ファ１０３の遅延時間は短くなり、入力バッファ１０２
との遅延時間差がさらに大きくなるという問題があっ
た。
装置の高速化に伴い、このチップ外で生成される外部ク
ロック１００の振幅が小さくなってきている。一方、内
部クロック１０１は、このチップに入力されている電源
電圧と同等の振幅で振幅している。すると、この振幅の
違う２入力信号を入力している入力バッファ１０２、１
０３の遅延時間に差が生じるという問題が生じてきた。
図４に内部クロックバッファ１０３、入力バッファ１０
２の遅延時間と電源電圧の関係を示す。横軸がこのＰＬ
Ｌ回路を含むチップの電源電圧で、縦軸が入力バッファ
１０２、内部クロック入力バッファ１０３のそれぞれの
遅延時間である。この図から明らかなように、各入力バ
ッファ１０２、１０３に入力する信号１００、１０１に
振幅差があると、それぞれの入力バッファの遅延時間が
異なってしまう。このように、各入力バッファの遅延時
間が異なると、入力バッファ１００と内部クロック入力
バッファ１０１の出力の位相差が無くなっても、外部ク
ロック１００と内部クロック１０１の間には、各入力バ
ッファの時間差分の位相差が生じるという問題があっ
た。さらに、内部クロック１０１は、電源電圧と等しい
ことから、電源電圧が高くなると内部クロック入力バッ
ファ１０３の遅延時間は短くなり、入力バッファ１０２
との遅延時間差がさらに大きくなるという問題があっ
た。
【０００３】
【課題を解決するための手段】本発明の目的は、外部ク
ロックと内部クロックとの差を無くすことである。
ロックと内部クロックとの差を無くすことである。
【０００４】本発明のＰＬＬ回路は、内部クロックの振
幅を変更するための内部クロック振幅変換回路を備え
る。
幅を変更するための内部クロック振幅変換回路を備え
る。
【０００５】さらに詳しくは、本発明のＰＬＬ回路は、
外部クロック信号を入力する入力バッファと、内部クロ
ック入力バッファと、それらの入力バッファの出力を位
相比較し、その位相差に基づいて所定のパルスを発生す
る位相比較器と、所定のパルスに基づく電圧を発生する
ループフィルタと、その電圧にしたがって内部クロック
を制御する電圧制御発信器と、電圧制御発信器の出力を
入力する内部クロックバッファと、内部クロックバッフ
ァの出力を入力し、内部クロックの振幅を変換する内部
クロック振幅変換回路とを備え、内部クロック振幅変換
回路の出力を内部クロックバッファに入力することを特
徴とする。
外部クロック信号を入力する入力バッファと、内部クロ
ック入力バッファと、それらの入力バッファの出力を位
相比較し、その位相差に基づいて所定のパルスを発生す
る位相比較器と、所定のパルスに基づく電圧を発生する
ループフィルタと、その電圧にしたがって内部クロック
を制御する電圧制御発信器と、電圧制御発信器の出力を
入力する内部クロックバッファと、内部クロックバッフ
ァの出力を入力し、内部クロックの振幅を変換する内部
クロック振幅変換回路とを備え、内部クロック振幅変換
回路の出力を内部クロックバッファに入力することを特
徴とする。
【０００６】上記構成により、内部クロックの振幅を変
更して外部クロックと同じにすることができる。したが
って、内部クロックを入力する内部クロックバッファと
外部クロックを入力する外部クロックバッファの遅延時
間が同じになる。
更して外部クロックと同じにすることができる。したが
って、内部クロックを入力する内部クロックバッファと
外部クロックを入力する外部クロックバッファの遅延時
間が同じになる。
【０００７】
【実施の形態】本発明の前記並びにその他の目的、特
徴、および効果をより明確にすべく、以下図面を用いて
本発明の実施の形態につき詳述する。
徴、および効果をより明確にすべく、以下図面を用いて
本発明の実施の形態につき詳述する。
【０００８】図１は、本発明の第１の実施の形態を示す
ブロック図である。図３と同じ箇所は同じ番号を付して
ある。５００は、半導体集積回路チップであり、その半
導体チップ５００の上にＰＬＬ回路が内蔵されている。
ＰＬＬ回路は、外部クロック入力端子１１０から外部ク
ロック１００を入力し第１のバッファである入力バッフ
ァ１０２に入力する。位相比較器１０４は、入力バッフ
ァ１０２の出力と第２のバッファである内部クロック入
力バッファ１０３の入力の位相を比較する。位相比較器
１０４の出力は、ループフィルタ１０５、電圧制御発信
器１０６を介して内部クロック１０１を生成し、その生
成された内部クロック１０１は、図示してないが、デー
タ処理回路に入力される。また、電圧制御発信器１０６
の出力は、内部クロックバッファ１０７に入力される。
その内部クロックバッファ１０７の出力である内部クロ
ック１０１は、内部クロック振幅変換回路１０８に入力
されてクロック１０９に振幅変換される。そのクロック
１０９は、内部クロック入力バッファ１０３に入力され
る。また、入力バッファ１０２及び内部クロックバッフ
ァ１０３は、主にカレントミラー回路で構成され、内部
クロックバッファ１０７は、ＣＭＯＳ回路で構成され
る。内部クロック振幅変換回路１０８は、内部クロック
バッファ１０７および内部クロック入力バッファ１０３
間路に設けられた抵抗１と、その抵抗１の一方と内部ク
ロック入力バッファ１０３間路に設けられ、電源電圧と
グランド電圧間に直列に設けられた抵抗２，３からな
る。内部クロックバッファ１０７から出力された内部ク
ロック１０１は、抵抗１で電圧に変換され、その電圧は
抵抗２，３によって抵抗分割されて、振幅変換クロック
１０９に変換され、ほぼ、外部クロック１００と同じ振
幅に変換される。外部クロック１００は、外部クロック
を発生させる装置のスペックによって決められているた
め、この内部クロック１０１の振幅変換量はそのスペッ
クに合わせて設定される。なお、抵抗１は、配線路の内
部抵抗ですむため、わざわざ設けなくても良い。また、
内部クロック振幅変換回路１０８を電圧制御発信器１０
６と内部クロックバッファ１０７との間に設けることは
できない。なぜなら、内部クロック振幅変換回路１０８
の出力の振幅は小さいことから、ＣＭＯＳレベルよりも
小さなレベルで振幅し、その結果としてＣＭＯＳ回路で
構成される内部クロックバッファ１０７では、その信号
を検出できないという問題がある。
ブロック図である。図３と同じ箇所は同じ番号を付して
ある。５００は、半導体集積回路チップであり、その半
導体チップ５００の上にＰＬＬ回路が内蔵されている。
ＰＬＬ回路は、外部クロック入力端子１１０から外部ク
ロック１００を入力し第１のバッファである入力バッフ
ァ１０２に入力する。位相比較器１０４は、入力バッフ
ァ１０２の出力と第２のバッファである内部クロック入
力バッファ１０３の入力の位相を比較する。位相比較器
１０４の出力は、ループフィルタ１０５、電圧制御発信
器１０６を介して内部クロック１０１を生成し、その生
成された内部クロック１０１は、図示してないが、デー
タ処理回路に入力される。また、電圧制御発信器１０６
の出力は、内部クロックバッファ１０７に入力される。
その内部クロックバッファ１０７の出力である内部クロ
ック１０１は、内部クロック振幅変換回路１０８に入力
されてクロック１０９に振幅変換される。そのクロック
１０９は、内部クロック入力バッファ１０３に入力され
る。また、入力バッファ１０２及び内部クロックバッフ
ァ１０３は、主にカレントミラー回路で構成され、内部
クロックバッファ１０７は、ＣＭＯＳ回路で構成され
る。内部クロック振幅変換回路１０８は、内部クロック
バッファ１０７および内部クロック入力バッファ１０３
間路に設けられた抵抗１と、その抵抗１の一方と内部ク
ロック入力バッファ１０３間路に設けられ、電源電圧と
グランド電圧間に直列に設けられた抵抗２，３からな
る。内部クロックバッファ１０７から出力された内部ク
ロック１０１は、抵抗１で電圧に変換され、その電圧は
抵抗２，３によって抵抗分割されて、振幅変換クロック
１０９に変換され、ほぼ、外部クロック１００と同じ振
幅に変換される。外部クロック１００は、外部クロック
を発生させる装置のスペックによって決められているた
め、この内部クロック１０１の振幅変換量はそのスペッ
クに合わせて設定される。なお、抵抗１は、配線路の内
部抵抗ですむため、わざわざ設けなくても良い。また、
内部クロック振幅変換回路１０８を電圧制御発信器１０
６と内部クロックバッファ１０７との間に設けることは
できない。なぜなら、内部クロック振幅変換回路１０８
の出力の振幅は小さいことから、ＣＭＯＳレベルよりも
小さなレベルで振幅し、その結果としてＣＭＯＳ回路で
構成される内部クロックバッファ１０７では、その信号
を検出できないという問題がある。
【０００９】以上の構成により、振幅変換クロック１０
９の振幅は、小振幅の外部クロック１００の振幅とほぼ
等しくなるため、図２に示すように入力バッファ１０２
および内部クロック入力バッファ１０３での入力バッフ
ァ遅延時間は、ほぼ等しくなる。さらに、各クロックの
振幅を同じにしたので電源電圧が高くなっても各入力バ
ッファでの遅延時間は短くなれど、差は生じない。
９の振幅は、小振幅の外部クロック１００の振幅とほぼ
等しくなるため、図２に示すように入力バッファ１０２
および内部クロック入力バッファ１０３での入力バッフ
ァ遅延時間は、ほぼ等しくなる。さらに、各クロックの
振幅を同じにしたので電源電圧が高くなっても各入力バ
ッファでの遅延時間は短くなれど、差は生じない。
【００１０】
【発明の効果】以上説明したように、本発明は、内部ク
ロックバッファと内部クロック入力バッファの間に振幅
変換回路を配置することで、内部クロック入力バッファ
に入るクロックに振幅を小振幅の外部クロック振幅とほ
ぼ等しくすることができる。そのため、内部クロック入
力バッファの遅延時間と外部クロック入力バッファの遅
延時間との差をほとんど無くすことができ、外部クロッ
クと内部クロックの差を無くすことができる。
ロックバッファと内部クロック入力バッファの間に振幅
変換回路を配置することで、内部クロック入力バッファ
に入るクロックに振幅を小振幅の外部クロック振幅とほ
ぼ等しくすることができる。そのため、内部クロック入
力バッファの遅延時間と外部クロック入力バッファの遅
延時間との差をほとんど無くすことができ、外部クロッ
クと内部クロックの差を無くすことができる。
【図１】本発明のＰＬＬ回路のブロック図。
【図２】本発明の入力バッファ遅延時間と電源電圧との
関係図。
関係図。
【図３】従来のＰＬＬ回路のブロック図。
【図４】従来の入力バッファ遅延時間と電源電圧との関
係図。
係図。
１００ 外部クロック １０１ 内部クロック １０２ 入力バッファ １０３ 内部クロック入力バッファ １０４ 位相比較器 １０５ ループフィルタ １０６ 電圧制御発信器 １０７ 内部クロックバッファ １０８ 内部クロック振幅変換回路 １０９ 振幅変換信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−301441（ＪＰ，Ａ) 特開 平４−363912（ＪＰ，Ａ) 特開 平４−91511（ＪＰ，Ａ) 特開 昭60−39831（ＪＰ，Ａ) 特開 平５−22127（ＪＰ，Ａ) 特開 平４−196922（ＪＰ，Ａ) 特開 平７−131330（ＪＰ，Ａ) 実開 昭63−131229（ＪＰ，Ｕ) 実開 平５−63126（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/08
Claims (4)
- 【請求項１】 外部クロック信号を受ける第１バッファ
と内部クロック信号を受ける第２バッファを有し、両バ
ッファの出力を位相比較するＰＬＬ回路において、前記
内部クロック信号の振幅を前記外部クロック信号の振幅
に合わせる内部クロック振幅変換手段を有していること
を特徴とするＰＬＬ回路。 - 【請求項２】 第１のバッファを介した外部クロック信
号と第２のバッファを介した内部クロックとを位相比較
するＰＬＬ回路において、前記第１のバッファへの信号
振幅と前記第２のバッファへの信号振幅とを合わせる振
幅変換手段を有していることを特徴とするＰＬＬ回路。 - 【請求項３】 外部チップから生成され、振幅が小さい
外部クロックを第１のバッファに入力し、内部チップ内
の内部クロックを第２のバッファに入力し、第１のバッ
ファの出力と第２のバッファの出力とを位相比較するＰ
ＬＬ回路において、電圧制御発信器から出力される信号
を第１の抵抗で電圧変換し、第２および第３の抵抗で抵
抗分割して、前記内部クロックの振幅を前記外部クロッ
クの振幅に合わせる内部クロック振幅変換回路を有する
ことを特徴とするＰＬＬ回路。 - 【請求項４】 外部クロック信号を入力する入力バッフ
ァと、内部クロック入力バッファと、それらの入力バッ
ファの出力を位相比較しその位相差に基づいて所定のパ
ルスを発生する位相比較器と、前記所定のパルスに基づ
く電圧を発生するループフィルタと、前記電圧にしたが
って内部クロックを制御する電圧制御発信器と、前記電
圧制御発信器の出力を入力する内部クロックバッファ
と、前記内部クロックバッファの出力を入力し、前記内
部クロックの振幅を変換する内部クロック振幅変換回路
とを備え、前記内部クロック振幅変換回路の出力を前記
内部クロック入力バッファに入力することを特徴とする
ＰＬＬ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7258704A JP2773703B2 (ja) | 1995-10-05 | 1995-10-05 | Ｐｌｌ回路 |
| US08/724,826 US5822573A (en) | 1995-10-05 | 1996-10-02 | Clock generator for a microprocessor having a delay equalization circuit |
| TW085112089A TW363151B (en) | 1995-10-05 | 1996-10-03 | A clock generator designed for microprocessor |
| KR1019960043930A KR100228995B1 (ko) | 1995-10-05 | 1996-10-04 | 마이크로프로세서용 클럭 발생기 및 pll회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7258704A JP2773703B2 (ja) | 1995-10-05 | 1995-10-05 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09102739A JPH09102739A (ja) | 1997-04-15 |
| JP2773703B2 true JP2773703B2 (ja) | 1998-07-09 |
Family
ID=17323948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7258704A Expired - Fee Related JP2773703B2 (ja) | 1995-10-05 | 1995-10-05 | Ｐｌｌ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5822573A (ja) |
| JP (1) | JP2773703B2 (ja) |
| KR (1) | KR100228995B1 (ja) |
| TW (1) | TW363151B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11316617A (ja) * | 1998-05-01 | 1999-11-16 | Mitsubishi Electric Corp | 半導体回路装置 |
| EP1204276A3 (en) * | 2000-10-10 | 2007-01-03 | Matsushita Electric Industrial Co., Ltd. | Apparatus for processing a digital Audio Video signal |
| DE10147081C1 (de) * | 2001-09-25 | 2003-05-08 | Infineon Technologies Ag | Vorrichtung zum Signalisieren des Ablaufs eines vorgegebenen Zeitwerts |
| US6744293B1 (en) * | 2002-04-09 | 2004-06-01 | Applied Micro Circuits Corporation | Global clock tree de-skew |
| US7463069B2 (en) * | 2002-08-01 | 2008-12-09 | Mihai Adrian Tiberiu Sanduleanu | Phase detector with selection of differences between input signals |
| JP4438877B2 (ja) * | 2008-03-12 | 2010-03-24 | ソニー株式会社 | 通信システム、受信装置、および受信方法 |
| US9032565B2 (en) | 2009-12-16 | 2015-05-19 | Kohler Co. | Touchless faucet assembly and method of operation |
| US10840974B1 (en) | 2018-04-06 | 2020-11-17 | Rambus Inc. | Transmitter/receiver with small-swing level-shifted output |
| US10614774B2 (en) * | 2018-06-27 | 2020-04-07 | Intel Corporation | Device, method and system for on-chip generation of a reference clock signal |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131229U (ja) * | 1987-02-13 | 1988-08-26 | ||
| US5359727A (en) * | 1987-04-27 | 1994-10-25 | Hitachi, Ltd. | Clock generator using PLL and information processing system using the clock generator |
| US5426772A (en) * | 1990-07-27 | 1995-06-20 | Intel Corporation | Single PAL circuit generating system clock and control signals to minimize skew |
| US5446867A (en) * | 1992-05-29 | 1995-08-29 | Intel Corporation | Microprocessor PLL clock circuit with selectable delayed feedback |
| JP3247190B2 (ja) * | 1993-04-13 | 2002-01-15 | 三菱電機株式会社 | 位相同期回路および集積回路装置 |
-
1995
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