JP2008130155A - 半導体記憶装置 - Google Patents

Abstract

【課題】バーストモードでの高速化を実現した半導体記憶装置を提供する。
【解決手段】複数ビットのデータをクロックの両エッジに同期して固定順序でシリアルに読み出すバーストモードを有する。上記複数ビットに対応して幾何学的に纏めて複数メモリブロックを配置し、アドレス選択回路により上記複数メモリブロックのメモリセルを選択する。上記複数メモリブロックからの読み出しデータを出力回路にパラレルに伝える。上記出力回路は、上記複数メモリブロックのうち最も速くデータが伝えられるメモリブロックからのデータを最初にして上記クロックの両エッジに同期して上記固定順序でシリアルに出力させる。
【選択図】図１

Description

この発明は、半導体記憶装置に関し、特にバーストモードを備えたスタティック型ＲＡＭに利用して有効な技術に関するものである。

ＤＤＲ(Double Data Rate)ＳＲＡＭに関しては、特開２００５−２０９３３３公報がある。同公報に記載の技術は、ＣＣモードでのデータ入力動作に関するものである。複数ビットをパラレル読み出しを行ってシリアル出力させて高速化するＤＲＡＭの例として、特開２０００−２９８９８１公報がある。シンクロナス(Synchronous) ＳＲＡＭに関して、2006 IEEE DIGEST OF TECHNICAL PAPERS pp.626-628 がある。
特開２００５−２０９３３３公報 特開２０００−２９８９８１公報 2006 IEEE DIGEST OF TECHNICAL PAPERS pp.626-628

図１５には、この発明に先立って検討されたＳＲＡＭの一実施例の全体ブロック図が示されている。半導体チップは、同図において縦長形状とされる。上記半導体チップの横中央部に縦長に設けられた入出力回路領域と、縦中央部に横長に設けられた間接論理領域とにより全体として４つのエリアに分けられる。これらの４つのエリアには、それぞれメモリセルアレイが形成される。１つのエリエに設けられたメモリセルアレイは、大きく上下に２分割され、それぞれが横方向に８ブロックのように分割される。

上記１つのメモリセルアレイは、縦方向に１６マット（ＭＡＴ）に分割される。したがって、上下２分割された領域のそれぞれには、８マット（ＭＡＴ）が設けられることになる。図１６には、そのうちの２ＭＡＴ分の拡大図が示されている。図１６において、隣接する２つのＭＡＴ０とＭＡＴ１との間には、ＳＷＤ（ワード線選択回路）が配置される。１つのマットＭＡＴ０（ＭＡＴ１）は９分割され、それぞれに対応する入出力回路（ＤＱ０〜８）と、バースト順序（Ｂ０）と（Ｂ１）とが付されている。このＳＲＡＭのメモリアクセスは、２つのメモリマットＭＡＴ１又はＭＡＴ２のうち一方のメモリマット側において、斜線を付した（Ｂ０）と（Ｂ１）に対応した２つのメモリブロックが選択される。図１５のチップ全体では、上記４つのエリアのメモリセルアレイにおいて、それぞれが斜線を付したように２つのメモリブロックにメモリアクセスが行われることになる。

このようなＳＲＡＭのバーストモードでは、１回の書き込み又は読み出し動作で扱うデータ（２個、もしくは４個）全てのデータの中で最も遅いデータが動作スピードの限界を決定することになる。図１５には、メモリセル選択経路とデータ出力経路と遅延時間の説明図が示されている。４つのメモリセルアレイのうち左側部分の２つを例にして信号伝達経路が太い実線と矢印により例示的に示されている。クロックＣＫにより入力されたクロックに基づいて、アドレス信号が入力され、間接論理領域に設けられたデコーダのようなアドレス選択回路により、２つのメモリブロック（Ｂ０）（Ｂ１）において、それぞれ９個のメモリブロックのそれぞれでメモリセルが並列して選択される。

メモリセルからの読み出しの信号伝達経路は、上下に２分割した中間領域に設けられた信号線（バス）に集められて縦中央部に導かれる。メモリブロックの上下端に配置されたメモリセルは、縦方向に８ＭＡＴ分の長さの信号線を通して中央部に集められて、そこからデータバス論理領域に向けて伝えられるものが最も信号遅延が大きい。書き込み経路も同様に、メモリブロックの上下端に配置されたメモリセルに向かってデータバス論理領域に沿って上記８ＭＡＴ分の長さの信号線を通ることなる。前記非特許文献１のＳＲＡＭも図１５のようなアドレス割り付けが行われている。

多ピン入出力回路（Ｉ／Ｏ）、且つ、高速で動作するＳＲＡＭを開発するにあたり、前記図１５のようなＭＡＴ（又はワードドライバ）やＩ／Ｏ割付では、データバスの長さが長くなるためそこでの信号遅延や、アクセスするメモリセル間でのデータバス長の相違によるスキューの大きさが問題となり、サイクルを高速化させる事が困難である。例えば、図１６において、ＤＱ０とＤＱ８とでは、１個のＭＡＴ分の長さだけデータバス長が異なり、それがスキューとして現れる。したがって、前記図１５のような構成では、配線幅が９０ｎｍのような微細化技術で形成される半導体回路により、約６５０ＭＨｚを超えるような高速メモリサイクルを実現するのが困難とする。

この発明の目的は、消費電力の増大を抑制しつつ、バーストモードを備えた高速化を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施例の１つは下記の通りである。半導体チップの第１方向において、外部端子に対応したパッドを含む第１入出力回路部及び第２入出力回路部とを隣接して配置する。上記第１及び第２入出力回路部に対応して上記第１方向とは直交する第２方向に第１及び第２メモリマットを配置する。上記第１と第２メモリマットの間に上記第１メモリマット及び第２メモリマットに共通に設けられたワード線の選択信号を形成するワード線選択回路を設ける。上記第１及び第２メモリマットのそれぞれは、上記ワード線選択回路により線達されたワード線を共通とする第１ないし第４のメモリブロックを有する。上記第１及び第２メモリブロックのメモリセルは、上記第１入出力回路部からバースト動作を含んでメモリアクセスが可能とされる。上記第３及び第４メモリブロックのメモリセルは、上記第２入出力回路部からバースト動作を含んでメモリアクセスが可能とされる。

１つのワード線の選択によりバーストモードでアクセスされるメモリセルが同時に選択できるから消費電力の増大を抑制できる。入出力回路部とメモリセルとの間において、第１方向の配線経路が上記１つのメモリマットの幅のように短くでき、しかも２つのビット間の相互の信号遅延も小さくできるので、高速化が可能となる。

図１には、この発明に係るＳＲＡＭの一実施例の全体ブロック図が示されている。同図において、各ブロックの配置は実際の半導体チップ上での幾何学的な配置に合わせて示されている。半導体チップは、同図において横中央部に縦長に設けられたアドレス入力回路領域と、縦中央部に横長に設けられた間接論理領域とにより全体として４つのエリアに分けられる。これらの４つのエリアには、それぞれが同じメモリセルアレイとデータバス論理領域を有する。

図２には、１つのエリアのメモリセルアレイとデータバス論理領域の拡大図が示されている。１つのエリアは、横中央部に縦長に設けられたデータバス論理領域を挟んでメモリセルアレイとそれに対応した入出力回路部ＤＱ００〜ＤＱ１７が対称的に配置される。この実施例の特徴は、同図に代表として例示的に示されている入出力回路部ＤＱ００とＤＱ０１に対応してメモリマットＭＡＴ０とＭＡＴ１が配置される。残りの入出力回路部ＤＱ０２〜ＤＱ１７に対応しても同様にメモリマッツが配置される。つまり、上記入出力回路部ＤＱ００の幅と、上記メモリマットＭＡＴ０の幅とが一致するように回路レイアウトされる。他の入出力回路部ＤＱ０１〜ＤＱ１７とそれに対応したメモリマットの関係も同様である。上記２つの入出力回路部ＤＱ００とＤＱ０１とメモリマットＭＡＴ０とＭＡＴ１とは、１組としてバーストモードを含んでアドレス割り付けが行われる。他の入出力回路部ＤＱ０２〜ＤＱ１７とそれに対応したメモリマットの関係も同様である。

図３には、図２の入出力回路部ＤＱ００とＤＱ０１とメモリマットＭＡＴ０とＭＡＴ１と関係を説明する拡大図が示されている。メモリマットＭＡＴ０とメモリマットＭＡＴ１との間には、サブワード選択回路ＳＷＤが設けられる。例示的に示されている１つのメモリマットＭＡＴ０は、メモリアレイＡＲＹ００〜ＡＲＹ０７のように８分割される。そして、２つのメモリアレイＡＲＹ００とＡＲＹ０１の間にカラム制御回路ＣＬＭ，バス論理部ＬＯＧが配置される。他のメモリアレイＡＲＹ０２とＡＲＹ０３、ＡＲＹ０４とＡＲＹ０５及びＡＲＹ０６とＡＲＹ０７も同様である。上記メモリアレイＡＲＹ０７に隣接して入出力回路部ＤＱ０が配置される。

図４には、図３の１つのメモリアレイＡＲＹ００の一実施例の概略ブロック図が示されている。メモリアレイＡＲＹ００は、４個のメモリブロックに分割されている。これらのメモリブロックは、サブワード選択回路ＳＷＤにより選択されたワード線ＷＬ０（サブワード線）が共通に設けられる。つまり、上記ワード線ＷＬ０は、上記４つのメモリブロックを貫通するように延長される。このワード線は、例えばＷＬ０〜ＷＬ２５５のように２５６本設けられる。これに対応してサブワード選択回路には、２５６個のワードドライバＷＤ０〜ＷＤ２５５が設けられる。

１つのメモリブロックにおいて、１つのワード線には６４のメモリセルＭＣ０〜ＭＣ６３が接続される。上記のようにワード線ＷＬ０が４つのメモリブロックを貫通するよう延長されるので、全体として（６４×４）２５６個のメモリセルが接続される。メモリブロックは、入出力回路部ＤＱ０，ＤＱ１及びバーストデータ（Ｂ０）（Ｂ１）によりＤＱ０（Ｂ０）、ＤＱ０（Ｂ１）、ＤＱ１（Ｂ０）、ＤＱ１（Ｂ１）のようにアドレス割り付けが行われる。

バーストモードでの１回の書き込み又は読み出し動作で扱うデータが２個の場合、選択されるメモリアレイは、図１及び図３に斜線を付したようになる。上記１つのエリアにおいては、上記のように３６ビットのデータがバーストアドレスＢ０とＢ１に対応して入出力される。したがって、４つのエリアでは、３６×４ビットがパラレルにＢ０とＢ１に対応して入出力される。ちなみに、前記検討された図１５のＳＲＡＭ（９×４）に比べてビット数が４倍にされている。

この実施例では、１ＭＡＴ内（１本のワード線上）に割り付けるＩ／Ｏ数を２個のように削減し、且つ同一Ｉ／Ｏの異なるバーストデータ（Ｂ０）（Ｂ１）に対応したメモリセルを１ＭＡＴ内（１本のワード線上）に構成する事により、データバスの高速化を実現しつつ、同時に活性するメモリセルの数を抑えて活性メモリセル電流の著しい増加を抑制している。１ＭＡＴの幅を１組のデータ入出力回路部ＤＱ０とＤＱ１（Ｉ／Ｏ回路）の幅とほぼ等しくし、ワードドライバＳＷＤを挟んだ左右のＭＡＴ０とＭＡＴ１に、対応するＩ／Ｏ（ＤＱ０とＤＱ１）とバーストデータ（Ｂ０）（Ｂ１）を割り付ける事が、データバスの高速化と消費電流の抑制を両立させるのに効果的である。これにより、１回のアクセスで活性化されるメモリセルの数を抑えつつ、データバスの負荷容量を低減する事が可能となる。

この実施例では、１つのＭＡＴに割り付けるＩ／Ｏ数の削減によって生じる消費電力の著しい増加を防ぎつつ、データバスの高速化（遅延量およびスキューの低減）を図る事が出来る。すなわち、入出力回路部ＤＱ０とＤＱ１に対するメモリマットＭＡＴ０のうち最も遠端部のメモリアレイＡＲＹ００からの読み出し経路は、同図に細い実線で示したようにＤＱ０（Ｂ０）、ＤＱ１（Ｂ０）から入出力回路部ＤＱ０、ＤＱ１に向かう配線経路と、入出力回路部ＤＱ０、ＤＱ１とメモリアレイＡＲＹ０７の境界に沿って延長されるメモリブロック２個分程度の配線経路となる。書き込み経路も上記読み出し経路に隣接し設けられる。そして、メモリマットＭＡＴ１においても、同図に点線で示したように最も遠端部のメモリアレイＡＲＹ１０からの読み出し経路は、ＤＱ０（Ｂ０）、ＤＱ１（Ｂ０）から入出力回路部ＤＱ０、ＤＱ１に向かう配線経路と、入出力回路部ＤＱ０、ＤＱ１とメモリアレイＡＲＹ０７の境界に沿って延長されるメモリブロック２個分程度の配線経路となる。書き込み経路も上記読み出し経路と隣接して配置される。

図１において、チップ横中央部に縦長に配置されるアドレス入力回路領域は、アドレス入力回路、クロック入力回路の他に、制御入力回路及びそれらに接続される端子（パッド）が設けられる。チップ縦中央部に横長に配置される間接論理領域は、主としてアドレス選択回路が設けられる。例えばアドレス選択回路としては、ワード線選択回路、ビット線選択回路、センスアンプ／ライトアンプ選択回路等である。選択回路にはデコーダ、プリデコーダ等の論回路や、タイミング信号を伝える中継バッファも設けられる。ワード線は、メインワード線とサブワード線のような階層ワード線とされ、サブワード線（ＷＬ０〜ＷＬ２５５）をサブワードドライバＳＷＤで選択する。つまり、サブワードドライバＳＷＤは、メインワード線による選択信号と、メインワード線に割り当てられた複数のサブワード線の中の１つを選択する選択線により、前記１組のメモリマットＭＡＴ０とＭＡＴ１のうちの一方を選択する。他のメモリマットにおいても同様である。このような階層ワード線方式を採ることにより、選択されるメモリセルが接続されるワード選択動作の高速化と、非選択メモリセルでの消費電流を低減させる。

図５には、１つの入出力回路部の一実施例の回路配置図が示されている。同図には、図１等の入出力回路部ＤＱ０が代表として例示的に示されている。この実施例では、メモリアレイ側からデータバス論理領域に向けて入力回路Ｄａ、出力回路Ｑａ及び保護ダイオード領域が順に配置される。入力回路Ｄａは、入力制御回路領域、入力回路領域及び入力終端素子領域から構成される。この入力終端素子領域は、インピーダンス整合のための終端抵抗無しの場合には不要である。出力回路Ｑａは、出力制御回路領域、出力回路領域及び出力抵抗素子領域から構成される。この出力抵抗素子領域は、出力インピーダンス制御のための出力抵抗制御無しの場合には不要である。保護ダイオード領域には、保護ダイオードとパッドＰＡＤが設けられる。この実施例では、入出力端子が共通にされた、いわゆるコモンＩ／Ｏの例である。このコモンＩ／Ｏの幅Ｗに対応して、前記メモリマットＭＡＴ０とそれに対応したワードドライバＳＷＤの幅が合わせられる。

図６には、１つの入出力回路部の他の一実施例の回路配置図が示されている。同図には、図１等の入出力回路部ＤＱ０が代表として例示的に示されている。この実施例は、入力端子と出力端子とが分離された、いわゆるセパレートＩ／Ｏの例であり、その幅Ｗ方向において左右に２分割にされる。左右の一方に設けられた入力回路Ｄａは、メモリアレイ側からデータバス論理領域に向けて、入力制御回路領域、入力回路領域及び入力終端素子領域から構成される。この入力終端素子領域は、インピーダンス整合のための終端抵抗無しの場合には不要である。データバス論理領域側に保護ダイオード領域が設けられ、ここに入力用のパッドＰＡＤ１も設けられる。左右の他方に設けられた出力回路Ｑａは、メモリアレイ側からデータバス論理領域に向けて、出力制御回路領域、出力回路領域及び出力抵抗素子領域から構成される。この出力抵抗素子領域は、インピーダンス整合のための出力抵抗制御無しの場合には不要である。データバス論理領域側に保護ダイオード領域が設けられ、ここに出力用のパッドＰＡＤ２も設けられる。このセパレートＩ／Ｏの幅Ｗに対応して、前記メモリマットＭＡＴ０とそれに対応したワードドライバＳＷＤの幅が合わせられる。

図７には、１つの入出力回路部の他の一実施例の回路配置図が示されている。同図は、前記図５の変形例であり、電源間保護素子領域が設けられる。この電源間保護素子領域には、電源用パッドＰＡＤＶが配置される。前記コモンＩ／Ｏの幅Ｗに、上記入出力回路部ＤＱａと、上記電源間保護素子（ＥＳＤ素子）領域とが振り分けられて設けられる。上記入出力回路部ＤＱａの部分は、前記図５と同様である。

図８には、１つの入出力回路部の他の一実施例の回路配置図が示されている。同図は、前記図６の変形例であり、電源間保護素子領域が設けられる。この電源間保護素子領域には、電源用パッドＰＡＤＶが配置される。前記コモンＩ／Ｏの幅Ｗに、上記入力回路Ｄａ、上記電源間保護素子（ＥＳＤ素子）領域及び出力回路Ｑａとが振り分けられて設けられる。この実施例では、上記入力回路Ｄａと出力回路Ｑａとの間に、上記電源間保護素子（ＥＳＤ素子）領域が配置される。他の構成は、前記図６と同様である。

図９には、図３の入出力回路部、データバス論理領域とメモリマットと関係を説明するブロック図が示されている。例えばメモリマットＭＡＴ０側は、前記のようにビット線延長方向に対して８個のメモリアレイが設けられて２個ずつ４組に分けられる。２つのメモリアレイの中間部には、前記カラム制御回路ＣＬＭ，バス論理部ＬＯＧが配置される。このバス論理部ＬＯＧから上記入出力回路部ＤＱ０に向けてメモリアレイ上をライト用とリード用の信号バスＤＱ０−Ｂ０、ＤＱ０−Ｂ１、ＤＱ１−Ｂ０、ＤＱ１−Ｂ１が延長される。この構成は、メモリマットＭＡＴ１においても同様である。

上記２つのメモリマットＭＡＴ０，ＭＡＴ１のリード用の信号バスは、纏められて入出力回路ＤＱ０上のデータバス論理領域を経由し信号線ＲＤ（Ｂ０＆Ｂ１）により入出力回路ＤＱ０，ＤＱ１の出力回路Ｑａ０、Ｑａ１と接続される。入出力回路ＤＱ０，ＤＱ１の入力回路Ｄａ０、Ｄａ１の出力端子は、信号線ＷＤ（Ｂ０＆Ｂ１）によりデータバス論理領域を経由して２つのメモリマットＭＡＴ０，ＭＡＴ１のライト用の信号バスに接続される。メモリマットＭＡＴ０側が選択されたときには、上記８個のメモリアレイのうち１つのメモリアレイのワード線がサブワード選択回路ＳＷＤにより選択され、それに対応したカラム制御回路ＣＬＭ及びバス論理部ＬＯＧが活性化されて、上記ライト用又はリード用の信号バスＤＱ０−Ｂ０、ＤＱ０−Ｂ１、ＤＱ１−Ｂ０、ＤＱ１−Ｂ１を通してデータの入出力が行われる。

図１０には、１つのメモリアレイとそれに対応したカラム制御回路とバス論理部の一実施例の構成図が示されている。カラム制御回路ＣＬＭは、各メモリブロックに対応して設けられるカラムスイッチＣＳＷ、センスアンプＳＡ及びライトアンプＷＡの単位回路ＣＬＭＵから構成される。この単位回路ＣＬＭＵは、上記１つのメモリブロックにおいて、それぞれ複数個設けられる。１つのメモリブロックＤＱ０（Ｂ０）〜ＤＱ１（Ｂ１）は、それぞれが、特に制限されないが、前記のように２５６ワード線と６４対の相補ビット線から構成される。上記６４対の相補ビット線は、複数ブロックに分けられて、それぞれに上記単位回路ＣＬＭＵが割り当てられる。

バス論理部ＬＯＧは、同図に例示的に示されているゲート回路Ｇ１, Ｇ２のような論理和回路からなる単位回路ＬＯＧＵの複数から構成される。この単位論理回路ＬＯＧＵを通して選択されたメモリアレイのメモリブロックの読み出し信号がリード用の信号バスＲＤ（ＤＱ０−Ｂ０）等に伝えられる。ライト用の信号バスＷＤ（ＤＱ０−Ｂ０）は、単位回路ＣＬＭＵの各ライトアンプＷＡの入力に共通に接続される。このようにして、読み出し信号は、選択されたメモリアレイからの読み出し信号がカラムスイッチＣＳＷ、センスアンプＳＡ及びゲート回路Ｇ１等を通して上記リード用の信号バスＲＤ（ＤＱ０−Ｂ０）等に伝えられる。書き込み信号は、上記ライト用の信号バスＷＤ（ＤＱ０−Ｂ０）等に伝えられた書き込み信号は、単位回路ＣＬＭＵの各ライトアンプＷＡの入力に供給され、選択されたメモリアレイに対応したライトアンプの出力信号がカラムスイッチＣＳＷを通して相補ビット線に伝えられ、ワード線ＷＬが選択されているメモリセルに書き込まれる。

図１１には、図９の信号バスの一実施例を説明するための断面図が示されている。メモリアレイの相補ビット線ＢＬ，／ＢＬは、第ｎ番目の配線層Ｍｎにより構成されている。例えば、ｎが１とすると、上記相補ビット線は、第１層目の配線層Ｍ１となる。特に制限されないが、ビット線ＢＬと／ＢＬの間には、シールド又は電源線が設けられ、寄生容量による相互のカップリングを防止している。

上記相補ビット線ＢＬ，／ＢＬの上層の配線層Ｍｎ＋１によりワード線ＷＬが構成される。上記相補ビット線ＢＬ，／ＢＬに対して、ワード線ＷＬは直交する方向に延長される。このワード線ＷＬの上層の配線層Ｍｎ＋２によりリード用バスＲＤＢＵＳとライト用バスＷＤＢＵＳが設けられる。リード用バスＲＤＢＵＳとライト用バスＷＤＢＵＳは、上記層ビット線ＢＬ，／ＢＬと同じ方向に延長される。特に制限されないが、リード用バスＲＤＢＵＳとライト用バスＷＤＢＵＳの間には、シールド又は電源線が設けられ、寄生容量による相互のカップリングを防止している。上記各配線層Ｍｎ〜Ｍｎ＋２の間には、層間膜が設けられている。上記ワード線ＷＬは、層間膜に設けられたスルーホールを介して下配線層Ｍｎを介して、同図では省略されているメモリセルを構成するアドレス選択用ＭＯＳＦＥＴのゲート等に接続される。このことは、相補ビット線ＢＬ，／ＢＬにおいても同様であり、メモリセルのラッチ回路を構成するＭＯＳＦＥＴのゲート及びソース，ドレイン領域に接続される。

図１２には、図９の信号バスの他の一実施例を説明するための断面図が示されている。この実施例では、ワード線ＷＬの上層の配線層Ｍｎ＋２がシールド用とされる。このシールド用の上層の配線層Ｍｎ＋３により、リード用バスＲＤＢＵＳとライト用バスＷＤＢＵＳが設けられ、その間にはシールド又は電源線が設けられ、上記下層（Ｍｎ＋２）のシールド用配線は、上記リード用バスＲＤＢＵＳとライト用バスＷＤＢＵＳの直下まで延びており、寄生容量によるリード用バスＲＤＢＵＳとライト用バスＷＤＢＵＳ相互のカップリングや下層のワード線からのカップリングも防止している。シールドの配線は電源電圧又は回路の接地電位を供給するための電源線と共用するものであってもよい。このことは、前記図１１の実施例でも同様である。他の構成は、前記図１１と同様である。

図１３には、この発明に係るＤＤＲ ＳＲＡＭの一実施例の動作波形図が示されている。アドレス信号とコントロール信号の入力によりライトモードが指示されると、クロックＣＫの１クロック遅れたタイミングの立ち上がりと立ち下がりに同期してメモリブロック（Ｂ０）（Ｂ１）に対応した入力データBurst0−Burst1がそれぞれ取り込まれる。上記入力データBurst0−Burst1は、セットアップ時間を持つよう上記のそれぞれのタイミングに対して先行するように入力される。

アドレス信号とコントロール信号の入力によりリードモードが指示されると、クロックＣＫの１クロック半遅れたタイミングの立ち上がりと立ち下がりに同期してメモリブロック（Ｂ０）（Ｂ１）に対応した出力データBurst0−Burst1が出力される。上記ライトモードでの入力中にリードモードの設定を行うことができる。アドレス信号は、リードとライトとでラッチ回路に保持されており、上記のようなシアル入力とシリアル出力とは入力端子Ｄと出力端子Ｑが前記図６、８のように独立して設けられている場合、同時に行うことができる。ライト動作は、上記データが入力された後にパラレルに一斉に書き込みが行われる。ライト動作は上記必要なデータがパラレルに読み出されて上記レジスタに保持されるので、上記メモリセルへの選択動作が競合しないようにして、データ入力とデータ出力とは同時に行うようにすることができる。

図１４には、この発明に係る半導体記憶装置の応用例の概念図が示されている。ＰＣは、パーソナルコンピュータであり、支社Ａにおいては部門Ａ〜Ｂ毎にＬＡＮにより相互に接続される。また、支社Ａの部門間のＬＡＮはルータにより相互により接続される。また、支社Ａ〜Ｃは、ルータを介してインターネットにより相互に接続される。この実施例のＤＤＲ ＳＲＡＭは、上記ルータに搭載されており、パーソナルコンピュータＰＣ同士のデータ転送を行う中継メモリとして使用される。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では２ビット分のバースト動作について説明したが、前記メモリマット構成のままで４ビット分まで拡張することもできる。上記１組のメモリマットＭＡＴ０とＭＡＴ１のいずもか一方を選択すると、前記のように２ビット分のバースト動作が実施できるが、メモリマットＭＡＴ０とＭＡＴ１の両方を同時に選択スレバ、４ビットまで拡張させることができる。メモリマット、メモリブロック及びメモリセルアレイの構成は、種々の実施形態を採ることができる。この発明は、バーストモードを備えた半導体記憶装置に広く利用することができる。

この発明に係るＳＲＡＭの一実施例を示す全体ブロック図である。 図１の１つのエリアのメモリセルアレイとデータバス論理領域を示す拡大図である。 図２の入出力回路部ＤＱ００とＤＱ０１とメモリマットＭＡＴ０とＭＡＴ１と関係を説明する拡大図である。 図３の１つのメモリアレイＡＲＹ００の一実施例を示す概略ブロック図である。 図１の１つの入出力回路部の一実施例を示す回路配置図である。 図１の１つの入出力回路部の他の一実施例を示す回路配置図である。 図１の１つの入出力回路部の他の一実施例を示す回路配置図である。 図１の１つの入出力回路部の他の一実施例を示す回路配置図である。 図３の入出力回路部、データバス論理領域とメモリマットと関係を説明するためのブロック図である。 図３のメモリアレイとそれに対応したカラム制御回路とバス論理部の一実施例を示す構成図である。 図９の信号バスの一実施例を説明するための断面図である。 図９の信号バスの他の一実施例を説明するための断面図である。 この発明に係るＤＤＲ ＳＲＡＭの一実施例を示す動作波形図である。 この発明に係る半導体記憶装置の応用例を示す概念図である。 この発明に先立って検討されたＳＲＡＭの一実施例を示す全体ブロック図である。 図１５の２ＭＡＴ分の拡大図である。

符号の説明

ＭＡＴ１，ＭＡＴ２…メモリマット、ＤＱ００〜ＤＱ１７…入出力回路、ＡＲＹ０〜ＡＲＹ７…メモリアレイ、ＤＱ０（Ｂ０），ＤＱ１（Ｂ０），ＤＱ０（Ｂ１），ＤＱ１（Ｂ１）…メモリブロック、ＣＬＭ…カラム制御回路、ＣＳＷ…カラムスイッチ、ＳＡ…センスアンプ、ＷＡ…ライトアンプ、ＬＯＧ…バス論理回路、ＰＡＤ，ＰＡＤ１，ＰＡＤ２，ＰＡＤＶ…パッド、Ｇ１，Ｇ２…論理回路、ＭＣ…メモリセル、ＲＤＢＵＤ…リードバス、ＷＤＢＵＳ…ライトバス、ＰＣ…パーソナルコンピュータ。

Claims (10)

1. 第１方向において隣接して配置され、外部端子に対応したパッドを含む第１入出力回路部及び第２入出力回路部と、
   上記第１及び第２入出力回路部に対応して上記第１方向とは直交する第２方向に設けられた第１及び第２メモリマットと、
   上記第１メモリマットと第２メモリマットの間に配置され、上記第１メモリマット及び第２メモリマットに共通に設けられたワード線の選択信号を形成するワード線選択回路とを有し、
   上記第１メモリマット及び第２メモリマットのそれぞれは、
   上記ワード線選択回路により選択されたワード線を共通とする第１ないし第４のメモリブロックを有し、
   上記第１及び第２メモリブロックのメモリセルは、上記第１入出力回路部からバースト動作を含んでメモリアクセスが可能とされ、
   上記第３及び第４メモリブロックのメモリセルは、上記第２入出力回路部からバースト動作を含んでメモリアクセスが可能とされる半導体記憶装置。
2. 請求項１において、
   上記メモリブロックは、カラムスイッチ、センスアンプ及びライトアンプとバス論理部を含むカラム制御回路を挟んでメモリセルアレイが上記第２方向において対称的に配置され、
   上記カラム制御回路及び一対のメモリセルアレイからなる回路ブロックが上記第２方向において複数組設けられる半導体記憶装置。
3. 請求項２において、
   上記メモリセルアレイにおいて、上記第２方向に延長され、上記メモリセルが接続されるビット線対と、
   上記ビット線対が形成される配線層に対して層間膜を介して形成された上層の配線層によって上記第１方向に延長されるワード線が形成され、
   上記ワード線が形成される配線層に対して層間膜を介して形成された上層の配線層により上記第２方向に延長され、上記カラム選択回路と上記第１及び第２入出力回路部とを接続する信号線が形成される半導体記憶装置。
4. 請求項３において、
   上記配線層は、リード用配線とライト用配線からなり、
   上記リード用配線とライト用配線の間には、同じ配線層からなる固定電圧が供給された第１配線を有する半導体記憶装置。
5. 請求項４において、
   上記リード用配線及びライト用配線と上記第１配線の下層には、層間膜を介して形成された下層の配線層からなり、固定電位が供給された第２及び第３配線と第４配線が形成された半導体記憶装置。
6. 請求項２において、
   上記第１及び第２入出力回路部と上記第１及び第２メモリマットを１組とし、上記第１方向において複数組が配置され、
   上記複数組の入出力回路部に隣接して設けられたデータバス論理領域を更に有し、
   上記複数組の第１及び第２入出力回路部からパラレルにデータの書き込みと読み出しが行われる半導体記憶装置。
7. 請求項６において、
   上記第１方向に配置されるアドレス入力回路領域を更に有し、
   上記複数組からなる上記第１及び第２入出力回路部、それに対応したメモリマット及びデータバス論理領域を１つの回路エリアとし、
   上記回路エリアの上記データバス論理領域が隣接するように２つの回路エリアが上記第２方向において対称的に配置され、
   上記アドレス入力回路領域を挟むようにして、上記２つの回路エリアが上記第２方向において対称的に配置される半導体記憶装置。
8. 請求項７において、
   上記第２方向に配置される間接論理領域を更に有し、
   上記間接論理領域を挟むようにして、上記４つの回路エリアが上記第１方向において対称的に配置される半導体記憶装置。
9. 請求項８において、
   上記メモリセルは、スタティック型メモリセルであることを特徴とする半導体記憶装置。
10. 請求項９において、
    上記第１メモリマットと第２メモリマットは、上記ワード線選択回路により同時にワード線の選択が可能にされ、
    上記バースト動作において、上記第１及び第２入出力回路部において上記第１メモリマット及び第２メモリマットから２ビットずつの合計４ビットのデータシリアル入出力が可能にされる半導体記憶装置。

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