JP2008071474A - 半導体メモリ用のブーストされたクロック回路 - Google Patents

Abstract

【課題】クロックツリーに昇圧された電圧を供給し、読み出し／書きこみデータのタイミング遅延を改善する。
【解決手段】メモリバンクアレイ、ＤＱ領域、クロックツリー、および電圧生成器を備えるメモリである。クロックツリー６６の構成要素には、電圧生成器によりブーストされた電圧（ＶＣＬＫＰ）が供給される。ブーストされた電圧はクロックツリーの性能を向上させ、クロックツリー遅延が短くなる。これによりデータがデータバスにクロックされることが確実になりｔＡＣ性能を向上させる。
【選択図】図４

Description

発明の詳細な説明

〔背景技術〕
近年、ＤＲＡＭアプリケーション、あるいはＤＲＡＭを用いたシステムにおいて、極大化システムの性能への配慮は、極めて重要である。システムからデータを読み出す場合に特定の時間制約および遅延を伴うため、ＤＲＡＭは全体的なシステム性能に影響を与える。非常に小さい時間区分でさえ、性能に影響を与える。例えば、読み出し動作時、データは通常、クロックアウトされるために、短期間のみシステムメモリのデータパッド上にある。したがって、データのクロックアウトは、それが存在している短期間の間に行わなければならない。さもなければ、データ読み出し動作は失敗となる。このため、また他の理由により、本発明が必要となる。

〔概要〕
本発明の一実施形態では、メモリ素子を提供する。このメモリ素子は、少なくとも一つのメモリバンクアレイと、ＤＱ領域と、クロックツリーと、電圧生成器とを備えている。上記メモリ素子は、半導体ウェハに構成されている。上記少なくとも一つのメモリバンクアレイは、読み出し動作時にそれからデータが読み出されるように構成されている。上記クロックツリーは、上記ＤＱ領域に結合され、読み出し動作時にデータを駆動するように構成されている。上記電圧生成器は、上記クロックツリーの少なくともいくつかの構成要素に昇圧電圧を供給するために、上記クロックツリーの少なくともいくつかの構成要素に結合されている。

〔図面の簡単な説明〕
添付図面は、本発明をより理解するためのものであり、本明細書の一部を構成するものである。上記添付図面は、本発明の実施形態を示しており、本明細書とともに本発明の原理を説明するものである。本発明の他の実施形態、および本発明の意図する多くの有利な点は、以下の詳細な説明を参照することによって、容易に理解されるであろう。上記添付図面における各構成要素の大きさは、必ずしも関係性のあるものではない。同一の機能を有する部材には同一の部材番号を付す。

図１は、典型的なメモリ装置のブロック図である。

図２は、メモリ装置において用いられる典型的なクロックツリー回路のブロック図である。

図３は、メモリ装置において用いられる典型的なクロックツリー回路の典型的なタイミング信号のタイミング図である。

図４は、本発明の一実施形態に基づく、メモリ装置において用いられるクロックツリー回路のブロック図である。

図５は、本発明の一実施形態に基づく、メモリ装置において用いられるクロックツリー回路のタイミング信号のタイミング図である。

〔詳細な説明〕
以下では、この〔詳細な説明〕の項目の一部を構成する添付図面を用いて、本発明の取り得る特定の実施形態について説明する。なお、「上」、「下」、「前」、「後」、「先頭」、および「背向」などの方向を示す用語は、図面の方向に関連して用いられる。

本発明の実施形態の構成では、異なる方向に部材が位置づけられ、それゆえ方向を示す用語は図示のために用いられるが、それに限られるわけではない。本発明の範囲を逸脱することがなければ、構造的変化あるいは論理的変化を施した他の実施形態も可能である。したがって、以下の詳細な説明は、本発明を限定するものではない。本発明の範囲は、特許請求の範囲によって規定される。

図１は、エッジパッドおよび多数のメモリバンクを備えるメモリ装置１０を示している。一実施形態では、メモリ装置１０は、バンク０、バンク１、バンク２、およびバンク３の４つのメモリバンクを備えている。メモリ装置１０は、さらに、第１ＤＱ領域１２、第２ＤＱ領域１４、およびクロックツリー１６を備えている。上記４つのメモリバンクとのアクセスは、メモリバンクと、第１ＤＱ領域１２および第２ＤＱ領域１４とを結合するデータパスによって行われ、このデータパスによって、バンク０、バンク１、バンク２、および／またはバンク３からデータが読み出される。

一実施形態では、メモリ装置１０は、低電力ＤＤＲ ＳＤＲＡＭなどの低電力ＤＲＡＭチップである。バンク０、バンク１、バンク２、およびバンク３は、半導体メモリ装置１０において、正方形状に、あるいは長方形状に構成されている。場合によっては、第１ＤＱ領域１２および第２ＤＱ領域１４は、図示のように、半導体チップの隣接した端に、物理的に配置されている。異なるアプリケーションでは、チップのメモリバンクの間に配置されることもある。様々な実施形態において、データパッドは、１６ビット、３２ビット、あるいは他のシステムアーキテクチャに適合するように構成される。

一実施形態では、第１ＤＱ領域１２は、ドライバ３２と、データＦＩＦＯおよびオフチップドライバ（off-chip driver：ＯＣＤ）３４と、データパッド（ＤＱパッド）３６，３８とを備えている。同様に、第２ＤＱ領域１４は、ドライバ４２と、データＦＩＦＯおよびオフチップドライバ（ＯＣＤ）４４と、データパッド（ＤＱパッド）４６，４８とを備えている。ＤＱパッド３６，３８，４６，４８およびＯＣＤ３４，４４は、バッファ、多重化ロジック、およびデータパスに結合されている。

メモリ装置１０では、様々なメモリバンク（バンク０、バンク１、バンク２、およびバンク３）からデータを読み出すために、コマンドパッドおよびアドレスパッド（不図示）が、コマンド信号およびアドレス信号を受け取る。その後、データは、第１ＤＱ領域１２におけるＤＱパッド３６，３８と、第２ＤＱ領域１４におけるＤＱパッド４６，４８とを介して、様々なメモリバンクから読み出される。ＤＱパッド３６，３８，４６，４８は、パスに結合され、それゆえメモリ装置１０からデータを伝送可能である。

一実施形態では、差動クロック信号ＶＣＬＫ，ＶｂＣＬＫが、クロックパッド１８，１９に供給される。クロックパッド１８，１９は、メモリ装置１０から、例えばメモリ装置１０と結合されたメモリコントローラあるいは他の装置から、差動クロック信号ＶＣＬＫ，ＶｂＣＬＫを受け取るように構成されている。その後、差動クロック信号ＶＣＬＫ，ＶｂＣＬＫは、クロックツリー１６を駆動するクロックレシーバ２０によって受け取られる。クロックツリー１６は、メモリ装置１０のデータ読み出し動作時に、第１ＤＱ領域１２におけるＤＱパッド３６，３８およびＯＣＤ３４と、第２ＤＱ領域１４におけるＤＱパッド４６，４８およびＯＣＤ４４とを順々に駆動する。

一実施形態では、クロックツリー１６は、クロックレシーバ２０の一端と、第１ＤＱ領域１２および第２ＤＱ領域１４のそれぞれの他端との間に結合されている。一例では、クロックツリー１６は、第１クロックバッファインバータ２２、第２クロックバッファインバータ２４、およびクロックバッファ２６を備えている。図に矢印で示す、第１クロックバッファインバータ２２と第２クロックバッファインバータ２４との間、および、第２クロックバッファインバータ２４とクロックバッファ２６との間は、金属ワイヤによって接続される。一実施形態では、差動クロック信号ＶＣＬＫ，ＶｂＣＬＫは、データ読み出し動作時、クロックツリー１６を駆動させ、当該クロックツリー１６は、第１ＤＱ領域１２および第２ＤＱ領域１４を順々に駆動させる。

図２は、クロックツリー回路１６の簡略的なブロック図を示している。クロックツリー回路１６は、図１のメモリ装置１０などのメモリ装置において用いられるように構成されうる。図示したクロックツリー回路１６は、クロックレシーバ２０の一端と、制御クロックドライバ３２／４２のそれぞれの他端との間に構成されている。クロックツリー１６は、第１クロックバッファインバータ２２、第２クロックバッファインバータ２４、およびクロックバッファ２６を備え、第１クロックバッファインバータ２２と第２クロックバッファインバータ２４との間、および、第２クロックバッファインバータ２４とクロックバッファ２６との間は、金属ワイヤによって接続されている。

第１クロックレシーバ２０は、図示のように、クロックツリー１６を駆動するための差動クロック信号ＶＣＬＫ，ＶｂＣＬＫが入力される。クロックツリー１６は、図示のように、制御クロックドライバ３２／４２を駆動する。制御クロックドライバ３２／４２は、図１に示されているメモリ装置１０の第１ＤＱ領域１２におけるデータＦＩＦＯ３４、および第２ＤＱ領域１４におけるデータＦＩＦＯ４４のようなデータＦＩＦＯ３４／４４を順々に駆動する。読み出されたデータは、読み出し／書き込みデータ線（ＲＷＤ）を介して、データＦＩＦＯ３４／４４に入力され、その後、クロックドライバ３２／４２に基づいて、オフチップドライバ（ＯＣＤ）を介して、メモリ装置から駆動される。

図３は、データ、および１つのクロックツリー回路１６のクロック信号タイミング信号を示している。クロックツリー回路１６は、メモリ装置１０などのメモリ装置において用いられる。クロック信号は、図の上側に示しており、時間０ナノセコンド（０ｎｓ）で第１遷移、およびそれ以降に６ナノセコンド（６ｎｓ）毎で連続的な遷移を生じている。図示のように、読み出しコマンドは、時間０ナノセコンドで与えられる。図中の水平方向の矢印（ＳＲＷＤ）が、与えられた読み出しコマンドを示している。読み出しコマンドが与えられた後、読み出しコマンド後の第２クロック周期で、例えば１２ナノセコンド（１２ｎｓ）で、データはクロックアウト（clock out）される。

読み出し動作時、一般的にメモリアクセス時間あるいはｔＡＣ時間枠と称される期間に、データはデータバス上にクロックアウトされることが可能である。ｔＡＣ時間枠は、クロックがデータを排斥する（drive out）期間、データアクセス時間として定義される。図３において、ｔＡＣ時間枠は、垂直方向の２つの点線によって示されている。図３では、左側あるいは前側のｔＡＣ時間枠は、読み出しコマンド（１２ナノセコンド直後）直後の第２クロック周期後に現れ、右側あるいは後側のｔＡＣ時間枠は、読み出しコマンド（１８ナノセコンド）後の第３クロック周期直前に現れる。したがって、読み出しコマンドが与えられた後、データは、約２ナノセコンド〜約５．５ナノセコンドｔＡＣ時間枠（１４ナノセコンド〜約１７．５ナノセコンド）内に届かなければならない。

また、図３に示すように、ｔＡＣ時間枠において、データがＤＱパッドからデータバスへ駆動されるまで、読み出しコマンドが与えられる間、遅延が生じる。この遅延は、ｔＡＣ性能に影響を与える。様々な遅延要素は、全体的なｔＡＣ性能に寄与する。図２の典型的なクロックツリー１６では、いくつかの遅延は、ＯＣＤ同様、クロックレシーバ２０、第１クロックバッファインバータ２２、第２クロックバッファインバータ２４、クロックバッファ２６、制御クロックドライバ３２／４２、およびＦＩＦＯ３４／４４のそれぞれに起因していると考えられる。

多くのアプリケーションにおいて、特性、その結果のタイミング遅延、および多くのこれらの要素は、アプリケーションの特定のパラメータによって設定される。例えば、クロックレシーバ２０およびＯＣＤの特性は、しばしば、多くのメモリアプリケーションにおける特定のパラメータによって決定される。例えば、クロックレシーバ２０およびＯＣＤの入力／出力スルーレートは、アプリケーションによって設定される。このように、多くのアプリケーションにおいて、これらの遅延要素は設計によって設定される。

これらのタイミング遅延要素のいくつかは、図３のｔＡＣ時間枠内に図示されている。いくつかのタイミング遅延は、クロックツリー１６の構成要素（例えば、第１クロックバッファインバータ２２、第２クロックバッファインバータ２４、およびクロックバッファ２６）によって消費される時間に起因している。なお、このクロックツリー遅延は、「ｔ_{ＣＬＫＴＲＥＥ}」が付された水平方向の破線の矢印によって図示されている。ＯＣＤによる出力タイミング遅延は、「ｔ_ＯＣＤ」が付された水平方向の点線の矢印、および垂直方向の目印によって図示されている。一例において、クロックツリー遅延ｔ_{ＣＬＫＴＲＥＥ}は、２．５ナノセコンドであり、ＯＣＤ遅延ｔ_ＯＣＤは、１ナノセコンドである。

様々な要素の遅延が累積するので、様々な状況において、任意の構成要素からの追加的なあるいは増加された遅延が、重大な誤差を引き起こす。例えば、様々な構成要素によって生じた累積的な遅延があまりに大きい場合、全ての遅延が完了する前にｔＡＣ時間枠が終了する。換言すれば、クロックツリー遅延ｔ_{ＣＬＫＴＲＥＥ}およびＯＣＤ遅延ｔ_ＯＣＤによって生じた累積的な遅延が、ｔ_{ＣＬＫＴＲＥＥ}の破線の矢印と、ｔＡＣ時間枠の後側を超えて伸びているｔ_ＯＣＤの点線の矢印との累積的な和である場合、誤差は、ＤＱパッドからデータバスにデータをクロックする最中に生じる。

図において、累積的な遅延は、ｔＡＣ時間枠内である。すなわち、ｔ_ＯＣＤの点線の矢印の終端は、ｔＡＣ垂直方向の破線の後側の左である。しかしながら、任意の遅延要素がわずかでも長ければ、ｔ_ＯＣＤの点線の矢印の終端は、ｔＡＣ垂直方向の破線の後側の右に移動してしまう。それゆえ、ｔ_ＯＣＤの点線の矢印の終端は、誤差の状態を示している。

図４は、本発明の一実施形態に基づくクロックツリー回路６６を示している。クロックツリー６６は、図１のメモリ装置１０等のメモリ装置において用いられるように構成できる。図示のように、クロックツリー回路６６は、クロックレシーバ７０と制御クロックドライバ８２との間に構成されている。一実施形態では、クロックツリー回路６６は、ブーストされた電圧を供給され、これによりｔＡＣ性能が向上する。

クロックレシーバ７０は、図示のように、クロックツリー６６を駆動するための差動クロック信号ＶＣＬＫ，ＶｂＣＬＫが入力される。クロックツリー６６は、図示のように、制御クロックドライバ８２を駆動する。制御クロックドライバ８２は、図１のメモリ装置１０の第１ＤＱ領域１２におけるデータＦＩＦＯ３４および／または第２ＤＱ領域１４におけるデータＦＩＦＯ４４等のデータＦＩＦＯ８４を順次駆動する。読み出されたデータは、読み出し／書き込みデータ線（ＲＷＤ）を介してデータＦＩＦＯ８４に入力され、そして、クロックドライバ８２に応じて、オフチップドライバ（ＯＣＤ）を介してメモリ装置から駆動される。

クロックツリー回路６６は、互いに金属ワイヤによって接続された、第１クロックバッファインバータ７２、第２クロックバッファインバータ７４、およびクロックバッファ７６を備えている。さらに、一実施形態では、クロックツリー６６の構成要素には、ブーストされた電圧（ＶＣＬＫＰ）が供給される。一実施形態では、ブーストされた電圧（ＶＣＬＫＰ）は、クロックツリー６６の性能を向上させ、特に、クロックツリー遅延ｔ_{ＣＬＫＴＲＥＥ}が短くなる。場合によっては、これは、ｔＡＣ時間枠内に、データがデータバスにクロックされることが確実となり、それゆえｔＡＣ性能を向上させる。

一実施形態では、外部電圧（ＶＥＸＴ）が、クロックツリー６６が配置されているメモリ装置（例えば、図１のメモリ装置１０）に供給される。例えば、外部電圧（ＶＥＸＴ）は、メモリ装置１０に結合されたメモリコントローラあるいは他の装置等のメモリ装置１０から供給されうる。外部電圧（ＶＥＸＴ）は、第１電圧供給９０にて利用される。外部電圧（ＶＥＸＴ）がクロックツリー６６に結合されているのではなく、電圧生成器９２が第１電圧供給９０と結合されている。電圧生成器９２は、外部電圧（ＶＥＸＴ）を受け、そのレベルを増幅する。一例では、電圧生成器９２によって、外部電圧（ＶＥＸＴ）は昇圧電圧（ＶＣＬＫＰ）まで増幅され、その後、昇圧電圧（ＶＣＬＫＰ）は第２電圧供給９４に供給される。一実施形態では、第１電圧供給９０、電圧生成器９２、および第２の電圧供給９４は、全て、図１のメモリ装置１０等のクロックツリー回路６６を備えるメモリ装置に設けられている。

一実施形態では、第２の電圧供給９４の昇圧電圧（ＶＣＬＫＰ）は、クロックツリー６６の構成要素に結合される。一実施形態では、第２の電圧供給９４は、クロックレシーバ７０、第１クロックバッファインバータ７２、第２クロックバッファインバータ７４、およびクロックバッファ７６のそれぞれに昇圧電圧（ＶＣＬＫＰ）を供給する。より高い電圧（ＶＣＬＫＰ）によって、ＲＣ要素を含む、クロックレシーバ７０、第１クロックバッファインバータ７２、第２クロックバッファインバータ７４、およびクロックバッファ７６の遅延が低減される。これは、ｔＡＣ性能を向上させることになる。

図４におけるクロックツリー回路６６の実施形態をさらに示すために、タイミング信号を図５のタイミング図に示している。このタイミング信号は、図３におけるタイミング信号と同様である。クロック信号は、図の上側に示しており、時間０ナノセコンド（０ｎｓ）で第１遷移、およびそれ以降６ナノセコンド（６ｎｓ）毎に連続的な遷移を生じている。図において、読み出しコマンドは、時間０ナノセコンドで与えられる。水平方向の矢印（ＳＲＷＤ）は、与えられた読み出しコマンドを示している。読み出しコマンドが与えられた後、読み出しコマンド後の第２クロック周期で、例えば１２ナノセコンド（１２ｎｓ）で、データはデータバス上にクロックアウトされる。

再び、読み出し動作時、ｔＡＣ時間枠の間、データはデータバス上にクロックアウトすることが可能である（図５でも、図３のように、ｔＡＣ時間枠の両端における２つの垂直方向の点線によって示している）。図３と同様に、図５におけるｔＡＣ時間枠の左側あるいは前側は、読み出しコマンド後（１２ナノセコンド直後）の第２クロック周期直後に現れ、ｔＡＣ時間枠の右側あるいは後側は、読み出しコマンド後（１８ナノセコンド）の第３クロック周期直前に現れる。図５において、第２電圧供給９４の昇圧電圧（ＶＣＬＫＰ）をクロックツリー６６の構成へ結合させることによる効果が、クロックツリー遅延ｔ_{ＣＬＫＴＲＥＥ}（水平方向の破線の矢印によって図示）が減少することによって示されている。図５におけるクロックツリー遅延ｔ_{ＣＬＫＴＲＥＥ}は、図３のクロックツリー遅延ｔ_{ＣＬＫＴＲＥＥ}より短くなる。これは、図３におけるクロックツリーが、昇圧電圧（ＶＣＬＫＰ）よりレベルが低い外部電圧（ＶＥＸＴ）が供給されるものであり、それゆえ遅延が大きくなる。

多くのアプリケーションにおいて、ＯＣＤの特性、およびその結果のタイミング遅延は、アプリケーションの特定のパラメータによって設定される。したがって、ＯＣＤ遅延ｔ_ＯＣＤ（水平方向の点線の矢印によって図示）は、図３と図５とで同一である。なぜなら、様々な要素の遅延は累積的であるからである。しかしながら、図５におけるクロックツリー遅延ｔ_{ＣＬＫＴＲＥＥ}は減少しており、累積的な遅延がほぼｔＡＣ時間枠に関係しない。換言すれば、クロックツリー遅延ｔ_{ＣＬＫＴＲＥＥ}およびＯＣＤ遅延ｔ_ＯＣＤによって生じる累積的な遅延は、ｔ_{ＣＬＫＴＲＥＥ}の破線の矢印と、ｔＡＣ時間枠（垂直方向の最も右側の破線）の後側に対してかなり手前まで伸びているｔ_ＯＣＤの点線の矢印との累積的な和である。したがって、図３とは異なり、わずかに増加するＯＣＤ遅延ｔ_ＯＣＤがｔＡＣ時間枠の外側に累積的な遅延を押しやっても、短いクロックツリー遅延ｔ_{ＣＬＫＴＲＥＥ}が、ｔＡＣ時間枠の外側に累積的な遅延を押しやることなく、追加の遅延を可能にする。これにより、ＤＱパッドからデータバス上にデータをクロックする時の誤差は、回避される。

一実施形態では、昇圧電圧（ＶＣＬＫＰ）をクロックツリー６６へ供給することによって、クロックツリー遅延ｔ_{ＣＬＫＴＲＥＥ}が、クロックツリーに昇圧されていない外部電圧（ＶＥＸＴ）が結合されている場合と比較して、１ナノセコンド小さくなる。一実施形態では、昇圧電圧（ＶＣＬＫＰ）は、システムのワード線電圧から生成可能である。一例では、昇圧電圧（ＶＣＬＫＰ）は、２．５Ｖ（ボルト）以上である。他の実施形態では、クロックツリーに沿ったトレンチキャパシタによって昇圧電圧（ＶＣＬＫＰ）をバッファリングすることによって、供給線のノイズが低減する。

一実施形態では、昇圧電圧（ＶＣＬＫＰ）を供給することによって小さくなったクロックツリー遅延ｔ_{ＣＬＫＴＲＥＥ}は、ＯＣＤ遅延ｔ_ＯＣＤがわずかに増加するアプリケーションまたは仕様を可能にする。従来のクロックツリー回路では、わずかに増加するＯＣＤ遅延ｔ_ＯＣＤがｔＡＣ性能に悪影響をもたらし、システムの誤差を誘発していた。昇圧電圧（ＶＣＬＫＰ）が供給されるクロックツリー回路６６においては、そのようなアプリケーションにおいて、誤差を回避できる。

以上、特定の実施形態について述べたが、本発明の範囲を逸脱しない限り、当業者によって、上記特定の実施形態を、様々な変更例および／または等価物によって置換してもよい。本明細書は、上記特定の実施形態の変更例または適応例をカバーするものである。したがって、本発明は、特許請求の範囲およびそれに相当するものによってのみ限定される。

典型的なメモリ装置のブロック図である。 メモリ装置において用いられる典型的なクロックツリー回路のブロック図である。 メモリ装置において用いられる典型的なクロックツリー回路の典型的なタイミング信号のタイミング図である。 本発明の一実施形態に基づく、メモリ装置において用いられるクロックツリー回路のブロック図である。 本発明の一実施形態に基づく、メモリ装置において用いられるクロックツリー回路のタイミング信号のタイミング図である。

Claims (20)

1. 半導体ウェハに構成されるメモリ素子であって、
   読み出し動作時にデータが読み出される少なくとも１つのメモリバンクアレイと、
   データパッドを有するＤＱ領域と、
   上記ＤＱ領域に結合され、読み出し動作時に上記データパッドからデータを駆動するクロックツリーと、
   上記クロックツリーの少なくともいくつかの構成と結合され、上記クロックツリーの少なくともいくつかの構成に昇圧電圧を供給する電圧生成器とを備えるメモリ素子。
2. 上記電圧生成器は、上記半導体ウェハ上に存在し、外部電圧と結合されている請求項１に記載のメモリ素子。
3. 上記クロックツリーは、上記半導体ウェハからの差動クロック信号によって駆動され、
   上記電圧生成器は、上記半導体ウェハから供給される外部電圧から上記昇圧電圧を生成する請求項１または２に記載のメモリ素子。
4. 上記電圧生成器からの上記昇圧電圧は、システムのワード線の電圧から生成される請求項１〜３のいずれか１項に記載のメモリ素子。
5. 上記メモリ素子は、低電力ＤＲＡＭチップとして構成される請求項１〜４のいずれか１項に記載のメモリ素子。
6. 読み出し動作時にデータをクロックアウト（clock out）するように構成されているメモリ素子であって、
   複数のメモリバンクアレイと、
   複数のデータパッドおよびオフチップドライバを有するＤＱ領域と、
   上記ＤＱ領域に結合され、読み出し動作時に上記データパッドおよび上記オフチップドライバをクロックするクロックツリーと、
   上記クロックツリーと結合され、上記クロックツリーに昇圧電圧を供給する電圧生成器とを備えるメモリ素子。
7. 上記昇圧電圧は、２．５ボルト以上である請求項６に記載のメモリ素子。
8. 上記クロックツリーに沿ってトレンチキャパシタが設けられ、当該トレンチキャパシタは、上記昇圧電圧をバッファリングし、供給線のノイズを低減する請求項６〜８のいずれか１項に記載のメモリ素子。
9. 上記クロックツリーは、第１クロックバッファインバータ、第２クロックバッファインバータ、およびクロックバッファを備えている請求項８に記載のメモリ素子。
10. 読み出し動作時にデータが読み出される少なくとも１つのメモリバンクアレイと、
    メモリ素子上の複数のデータパッドおよびオフチップドライバと、
    上記データパッドおよび上記オフチップドライバに結合され、読み出し動作時にデータを駆動するクロックツリーと、
    上記クロックツリーに昇圧電圧を供給する手段とを備えるメモリ素子。
11. 上記クロックツリーと結合され、上記クロックツリーに昇圧電圧を供給する電圧生成器をさらに備える請求項１０に記載のメモリ素子。
12. 上記クロックツリーに供給される昇圧電圧は、クロックツリー遅延を減少させる請求項１０または１１に記載のメモリ素子。
13. 上記クロックツリーに供給される昇圧電圧は、クロックツリー遅延を少なくとも１ナノセコンド減少する請求項１２に記載のメモリ素子。
14. 上記クロックツリーに供給される昇圧電圧は、ｔＡＣ性能を向上させる請求項１０〜１３のいずれか１項に記載のメモリ素子。
15. 読み出し動作時に、少なくとも１つのメモリバンクアレイからデータを読み出す工程と、
    メモリ素子上に複数のデータパッドおよびオフチップドライバを設ける工程と、
    読み出し動作時に、上記複数のデータパッドおよびオフチップドライバに結合されたクロックツリーによって、上記複数のデータパッドおよびオフチップドライバをクロックする工程と、
    上記クロックツリーに昇圧電圧を供給する工程とを有するメモリ素子の読み出し方法。
16. 電圧生成器によって、メモリ素子から供給される外部電圧から生成された上記昇圧電圧を供給する工程をさらに有する請求項１５に記載のメモリ素子の読み出し方法。
17. クロックツリー遅延を減少させるために、上記クロックツリーに上記昇圧電圧を供給する工程をさらに有する請求項１５または１６に記載のメモリ素子の読み出し方法。
18. クロックツリー遅延を少なくとも１ナノセコンド減少させるために、上記クロックツリーに上記昇圧電圧を供給する工程をさらに有する請求項１５〜１７のいずれか１項に記載のメモリ素子の読み出し方法。
19. ｔＡＣ性能を向上させるために、上記クロックツリーに上記昇圧電圧を供給する工程をさらに有する請求項１５〜１８のいずれか１項に記載のメモリ素子の読み出し方法。
20. 読み出し動作時に、少なくとも１つのメモリバンクアレイからデータを読み出す工程と、
    読み出し動作時に、クロックツリーによって、メモリ装置上の複数のデータパッドおよびオフチップドライバをクロックする工程と、
    ｔＡＣ性能を向上させるために、電圧生成器から上記クロックツリーに昇圧電圧を供給する工程とを有する半導体メモリ装置の読み出し方法。

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