JP4583088B2 - ストローブ信号遅延装置及び同装置を備える半導体装置 - Google Patents

Description

本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ；ディレイ・ロックド・ループ）を使用するストローブ信号遅延制御装置に関する。

半導体装置における高速なデータのインターフェースの場合、クロック若しくはストローブ信号とデータとの同期を取るために、電圧又は温度の変動に関わらず一定のタイミングでデータを取り込む機構が必要とされる。このことを実現するための手段の一つとして、ＤＬＬ（ディレイ・ロックト・ループ）回路を使用することがあげられる。

上記のＤＬＬ回路について更に説明する。デバイス間のデータインターフェース手法として、デバイス間で位相制御された単一のクロックを用いてクロックに同期してデータを送受信する手法や、データを送信するデバイスがストローブ信号とデータとを出力しデータを受信するデバイスが受け取ったストローブとデータとを用いて内部に取り込む手法などがある。後者の例として、ハードディスクにおけるウルトラＤＭＡ、ＤＤＲ（ダブルデータレート）−ＳＤＲＡＭ、ＤＤＲＩＩ−ＳＤＲＡＭなどのデータインターフェースがある。これらのうち、ウルトラＤＭＡについては、例えばウルトラＤＭＡ１００であってもストローブ信号は最大５０ＭＨｚであるため、ハードディスクインターフェースをもつＡＳＩＣ設計において困難な点は特に生じない。しかし、ＤＤＲ−ＳＤＲＡＭの場合、４００ＭＨｚや２６６ＭＨｚなどの高速なストローブ信号に同期してデータを受けなくてはならないこと、ストローブ信号とデータのタイミング規定が厳しいことなどから、ＡＳＩＣ設計において専用の機構を用いなければ適切なデータインターフェースが困難である。更に、ＤＤＲＩＩ−ＳＤＲＡＭの場合、４００ＭＨｚ以上の周期でデータを受け取らなければならないから、上記の困難な点はより顕著になる。

上記の問題点を解決するための公知の技術として、ＤＬＬを用いる手法が知られている。この手法を用いたデータを受信するデバイスの構成の一部の例を、図８に示す。図８に示される構成によるデータの入力タイミングを、図９に示す。

ＤＬＬ回路１０４内部では、入力されたクロックの１周期分に関するＤＬＬ内部にある遅延素子１０６の設定値を、遅延制御回路１１０がクロック位相と遅延素子１０６を通過したクロックの位相とを比較することにより算出する。算出された遅延素子１０６の遅延設定値と、（外部１３４から与えられる）ギア比設定値とから、遅延設定値算出回路１１２がストローブ信号を遅延させる遅延素子１２６の遅延設定値を算出する。このギア比設定値が４５％ならばストローブ信号用遅延素子１２６にはクロック周期の４５％の遅延値が設定される。ここで、ＤＬＬ１０４内部にある遅延素子１０６とストローブ信号用遅延素子１２６とは、同じ構成の遅延素子であることが前提である。これら遅延素子１０６，１２６には、０％の遅延設定であっても少しであるが遅延値が備わる。従って、最小遅延素子１１８は、０％の遅延設定がなされた場合の遅延素子１０６、１２６の遅延値と同一の遅延値を持つ。図９において、“ｔｄ”がストローブ用遅延素子による遅延値である。

図１０（ａ）は、図８に示されるデバイス構成におけるストローブ遅延の理想的なタイミングを示す。ＴＤＤは、複数のデータ信号の入力から最小遅延素子１１８を介しフリップフロップ１２０に至るまでの遅延を示す。ＴＤ１がストローブ遅延値である。遅延素子１２６は小さな遅延単位の選択により遅延値が決まるためジッタが存在する。Ｊ１がそのジッタを示す。

ＡＳＩＣ設計において、複数のデータ信号間でＴＤＤが一定になることが必要である。従って、図８に示すように、フリップフロップ１２０は最小遅延素子１１８の近傍に配置され、各データ線のＴＤＤの差が無いように設計される。一方、遅延素子１２６により補正されるストローブ信号は、遅延素子１２６から出力後クロックツリーシンセシスを用い各フリップフロップ１２０までのスキューが小さくなるように設計されるのであるが、ここで問題となるのは、遅延素子１２６からフリップフロップ１２０までの距離が長くなることである。更に遅延素子１２６からフリップフロップ１２０までの遅延は、温度、電圧の変動により変動が大きいことも問題となる。図１０（ｂ）に示される “ＴＣ”が遅延素子１２６からフリップフロップ１２０までの遅延値に相当し、“Ｊ２”が遅延値の変動量に相当する。したがって、図１０（ａ）の理想的なタイミングの有効なデータウィンドウＴＤＷにおいてマージンが“Ｍ１Ａ”、“Ｍ１Ｂ”になるのに対し、現実のＡＳＩＣ設計においてはマージンが（図１０（ｂ）の）“Ｍ２Ａ”、“Ｍ２Ｂ”のようになってしまい、図から明白なようにデータウィンドウに対するバランスおよびマージンが減少してしまう。
Ｍｉｃｒｏｎ Ｄｅｓｉｇｎ Ｌｉｎｅ "ＤＤＲ ＳＲＡＭ Ｆｕｎｃｔｉｏｎａｌｉｔｙ ａｎｄ Ｃｏｎｔｒｏｌｌｅｒ Ｒｅａｄ Ｄａｔａ Ｃａｐｔｕｒｅ"．

本発明は、図１０（ｂ）のＴＣおよびＪ２を無くすことを目的とする。即ち本発明は、ＤＬＬを用いるデータ受信デバイスのインターフェース部分において、遅延素子により補正されるストローブ信号の、フリッププロップまでの遅延値とその変動量を無くすことを目的とする。

本発明は、上記の目的を達成するために為されたものである。本発明に係る請求項１に記載の遅延装置は、
遅延値が可変である遅延素子と遅延素子の遅延を制御する遅延制御回路とを有し、
遅延素子の出力と遅延素子の最小遅延単位の遅延値を持つ最小遅延素子の出力が位相比較器に接続され、
遅延素子の入力と最小遅延素子の入力は共通であり、且つストローブ信号若しくはリファレンスクロックのいずれかが共通の入力として選択され、
位相比較器の比較結果により遅延制御回路が制御され、
遅延素子の出力が複数のデータラッチのクロックとして使用され得る遅延装置である。その遅延装置において、
遅延素子の入力及び最小遅延素子の入力としてリファレンスクロックが選択された場合、
位相比較器の一つの入力が、リファレンスクロック入力を起点とし、少なくとも複数のデータラッチのためのクロックラインと遅延値が可変である遅延素子とを通過する信号であり、
位相比較器のもう一つの入力が、前記起点から少なくとも前記遅延素子の最小遅延単位の遅延値をもつ最小遅延素子を通過する信号であり、
位相比較器の比較結果を用いて遅延制御回路が遅延素子の遅延値を決定し、
遅延素子の入力及び最小遅延素子の入力としてストローブ信号が選択された場合、ストローブ信号は前記遅延素子および前記クロックラインを通過し前記データラッチのクロックに接続されることを特徴とする。

本発明に係る請求項２に記載の遅延装置は、
少なくとも前記最小遅延素子と同じ遅延値を持つ遅延素子を通過する複数の信号が複数のデータラッチの入力にそれぞれ接続されていることを特徴とする請求項１に記載の遅延装置である。

本発明に係る請求項３に記載の遅延装置は、
前記最小遅延素子と同じ遅延値を持つ遅延素子を通過する信号が複数のデータラッチの入力になっていることを特徴とする請求項２に記載の遅延装置である。

本発明に係る請求項４に記載の半導体装置は、
請求項１に記載の遅延装置を備える半導体装置であり、
遅延素子の出力から、クロックラインに接続される複数のデータラッチのクロック入力まで、およびクロックラインに接続される位相比較器の入力までの、それぞれの配線遅延のスキューが少なくなるように、複数のデータラッチおよび位相比較器が配置された構造であることを特徴とする半導体装置である。

本発明に係る請求項５に記載の半導体装置は、
前記クロックラインにてクロックツリーシンセシスが用いられ配線遅延のスキューが少なくなるように配置されたことを特徴とする請求項４に記載の半導体装置である。

本発明に係る請求項６に記載の遅延装置は、
パルス発生器が備わり、
リファレンスクロックの代わりにリファレンスクロックの１周期を示すパルス信号が前記パルス発生器から入力されることを特徴とする請求項１に記載の遅延装置である。

本発明に係る請求項７に記載の半導体装置は、
請求項１に記載の遅延装置が二対（（３８ａ、４０ａ、４２ａ、４４ａ、４６ａ）、（３８ｂ、４０ｂ、４２ｂ、４４ｂ、４６ｂ））備えられ、そのうちの一対にはストローブ信号の代わりにストローブ信号を反転した信号が入力されることを特徴とする半導体装置である。

本発明に係る請求項８に記載の半導体装置は、
二対のデータ遅延装置（２１ａ、２１ｂ）を含み、夫々のデータ遅延装置（２１ａ、２１ｂ）はデータラッチを備え、
上記二対のデータ遅延装置（２１ａ、２１ｂ）のうち一つのデータ遅延装置（２１ａ）の、クロックラインに接続されるデータラッチの入力は、もう一つのデータ遅延装置（２１ｂ）の、クロックラインに接続されるデータラッチの入力と共通の信号が接続されていることを特徴とする請求項７に記載の半導体装置である。

本発明に係る請求項９に記載の半導体装置は、
ストローブ信号の隣り合う二つの立ち上がり信号または立ち下がり信号の周期と同期する外部クロックが入力され、その外部クロックの逓倍されたクロックがリファレンスクロックとして入力されることを特徴とする請求項７に記載の半導体装置である。

本発明に係る請求項１０に記載の半導体装置は、
ストローブ信号はＤＤＲ−ＳＤＲＡＭのストローブ信号と接続され、それに対応する４本あるいは８本のＤＤＲ−ＳＤＲＡＭのデータバスがデータラッチの入力に最小遅延素子を介して接続されることを特徴とする請求項７に記載の半導体装置である。

本発明に係る請求項１１に記載の遅延装置は、
補正モード信号がアクティブの場合、リファレンスクロックが入力として選択され、遅延制御回路が位相比較器の出力に応じ遅延素子の遅延値を決定することを特徴とする請求項１に記載の遅延装置である。

本発明に係る請求項１２に記載の半導体装置は、
ＤＤＲ−ＳＤＲＡＭのリフレッシュサイクルに同期して、遅延装置の補正モード信号をアクティブにすることを特徴とする請求項１０に記載の半導体装置である。

本発明を利用することにより、ＤＬＬを用いるデータ受信デバイスのインターフェース部分において、遅延素子により補正されるストローブ信号の、フリッププロップまでの遅延値とその変動量を無くすことができる。

以下、図面を参照しつつ本発明に係る好適な実施の形態を説明する。

《第１の実施形態》
図１は、本発明に係る好適な第１の実施形態であるＤＬＬを備えるデータ受信デバイスのインターフェース部２の概略の回路図を示す。図２は、図１の遅延素子４２の簡単な回路例を示す。図２では、バッファ５２の一つが最小遅延単位を構成する。選択回路５０で最小単位の遅延が選択されても（即ち、図２の選択回路５０の最下位の信号が選択されても）、選択回路その他による遅延は必ず付加される。この時の遅延値が、最小遅延素子４０のもつ遅延値と同等であることが望ましい。最小遅延素子４０は、遅延素子で最小単位が選択されている場合、位相比較器４６の比較結果が大きな遅延差になる（遅延素子４２が最小単位の遅延になっているとしても、所望以上の遅延が生じてしまうこと）を防ぐための回路である。

図３では、遅延素子４２の入力がリファレンスクロックの場合、位相比較器入力１が最小遅延素子４０を通過する線路による入力を示し、図３の“ｔＤ＿ｍｉｎ”がその最小遅延素子４０による遅延値を示す。また、位相比較器入力２が遅延素子４２とクロックラインを通過する線路による入力を示す。ここで位相比較器入力２の初期状態では、遅延素子４２の遅延設定は最小若しくは最小に近い設定である。その時のタイミングを図３の位相比較器入力２(a)に示す。遅延素子４２の遅延値の初期設定が最小である場合（即ち、最小遅延素子４０の遅延値が設定されている場合）、位相比較器入力１とのタイミングの差は、クロックラインの遅延が付加されていることから生じる。初期状態に対して、遅延制御回路４４は遅延素子４２の遅延単位を増加するように制御する。そうすると、位相比較器入力は、“位相比較器入力２（ｂ）”から“位相比較器入力２（ｃ）”へと変化していく。

図３に示される位相比較器入力２（ｃ）のタイミングのように、位相比較器入力１のエッジより遅くなれば、遅延制御回路４４は遅延値を減らすように制御する。以後、遅延制御回路４４は、二つの入力（位相比較器入力１と位相比較器入力２）のエッジが近似するように遅延素子４２の遅延値の増減を制御する。このとき、図３のｔＤ＿ｌｏｃｋは、図１の遅延素子およびクロックラインを通過する遅延時間を示すが、リファレンスクロックの一周期と一致する。図１の遅延素子出力から、位相比較器入力、および各フリップフロップの入力までの遅延が等しければ、遅延素子入力からフリップフロップ（２０ａ、２０ｂ）のクロック入力までが、リファレンスクロックの周期に等しくなるように制御されたことになる。

遅延素子４２の遅延値の制御は、図１の補正モード信号がアクティブの時に、リファレンスクロックがマルチプレクス３８により選択されることで行われる。補正モード信号が非アクティブの場合はストローブ信号が選択され、ストローブ信号がリファレンスクロックの一周期分の遅延時間後にフリップフロップ（２０ａ、２０ｂ）のクロックに到達することになる。

図４に示すように、各ストローブエッジの中間に有効データが有る場合、ストローブ信号がバスクロックと同期しており、リファレンスクロックが図４の４逓倍クロックに相当するのであれば、フリップフロップ（２０ａ、２０ｂ）のクロックにはストローブの９０度位相遅延させた信号が入力されることになる。このとき、データの有効範囲の中間地点でデータを取り込むことが可能となる。

図１のデータ遅延装置（２１ａ、２１ｂ）のフリップフロップ（２０ａ、２０ｂ）の前に付加されている最小遅延素子（１８ａ、１８ｂ）は、図４のｔＤ＿ｍｉｎをデータ遅延として付加し、ｔｃｙｃのストローブ遅延が適切に付加されることを補完するものである。図１のデータ遅延装置（２１ａ、２１ｂ）は、最小遅延素子（１８ａ、１８ｂ）の出力が一つのフリップフロップ（２０ａ、２０ｂ）と接続しているが、図５に示すように複数のフリップフロップ（２０−１、２０−２、２０−３、２０−４）と接続してもよい。複数のフリップフロップが接続する場合、後段の回路（図５の場合、Ｄ０ＯＵＴ０〜Ｄ０ＯＵＴ３のデータを取り込む回路）がデータを取り込みやすくなる。

《第２の実施形態》
図６は、本発明に係る好適な第２の実施形態であるＤＬＬを備えるデータ受信デバイスのインターフェース部２の概略の回路図を示す。ストローブ遅延装置３６はリファレンスクロックの一周期分の遅延をストローブ信号に与える動作をする際、リファレンスクロックを入力するのではなく、図６のパルス発生器４９によりリファレンスクロック周期相当のパルスを与えるようにしてもよい。

《第３の実施形態》
図７は、本発明に係る好適な第３の実施形態であるＤＬＬを備えるデータ受信デバイスのインターフェース部２の概略の回路図を示す。半導体装置へ入力されるストローブ信号２２は、ＩＯバッファやその他のバッファを介してストローブ遅延装置３６に入力される。ストローブ信号の立上がりと立下りにおいて、品質（遅延、信号の傾斜）が異なる場合がある。ストローブの立上がりでラッチするデータと立下りでラッチするデータとに対して、それぞれ異なる遅延装置を介して補正されたストローブ信号を利用することにより、エッジによって遅延値が異なるということを防げる。

本発明に係る好適な第１の実施形態であるＤＬＬを備えるデータ受信デバイスのインターフェース部の概略の回路図である。 図１の遅延素子の簡単な回路例である。 リファレンスクロックと位相比較器入力の例である。 レファレンスクロック、バスクロック、データ、ストローブ、及び補正後ストローブの例である。 複数のフリップフロップと接続する回路の例である。 本発明に係る好適な第２の実施形態であるＤＬＬを備えるデータ受信デバイスのインターフェース部の概略の回路図である。 本発明に係る好適な第３の実施形態であるＤＬＬを備えるデータ受信デバイスのインターフェース部の概略の回路図である。 公知の技術である、ＤＬＬを用いるデータ受信デバイスの構成例の一部である。 図８に示されるデバイス構成によるデータの入力タイミングの例である。 図８に示されるデバイス構成におけるストローブ遅延の理想的なタイミング例（ａ）と、公知の技術によるストローブ遅延の実際のタイミング例（ｂ）である。

符号の説明

１８、１８ａ、１８ｂ・・・最小遅延素子、２１、２１ａ、２１ｂ・・・データ遅延装置、３６・・・ストローブ遅延装置、３８・・・マルチプレクス、４０・・・最小遅延素子、４２・・・遅延素子、４６・・・位相比較器。

Claims (12)

1. 遅延値が可変である遅延素子と遅延素子の遅延を制御する遅延制御回路とを有し、
   クロックラインを介した遅延素子の出力と遅延素子の最小遅延単位の遅延値を持つ最小遅延素子の出力が位相比較器に接続され、
   遅延素子の入力と最小遅延素子の入力は共通であり、且つストローブ信号若しくはリファレンスクロックのいずれかが共通の入力として選択され、
   位相比較器の比較結果により遅延制御回路が制御され、
   遅延素子の出力が複数のデータラッチのクロックとして使用され得る遅延装置において、
   遅延素子の入力及び最小遅延素子の入力としてリファレンスクロックが選択された場合、
   位相比較器の一つの入力が、リファレンスクロック入力を起点とし、少なくとも複数のデータラッチのためのクロックラインと遅延値が可変である遅延素子とを通過する信号であり、
   位相比較器のもう一つの入力が、前記起点から少なくとも前記遅延素子の最小遅延単位の遅延値をもつ最小遅延素子を通過する信号であり、
   位相比較器の比較結果を用いて遅延制御回路が遅延素子の遅延値を決定し、
   遅延素子の入力及び最小遅延素子の入力としてストローブ信号が選択された場合、ストローブ信号は前記遅延素子および前記クロックラインを通過し前記データラッチのクロックに接続されることを特徴とする遅延装置。
2. 少なくとも前記最小遅延素子と同じ遅延値を持つ遅延素子を通過する複数の信号が複数のデータラッチの入力にそれぞれ接続されていることを特徴とする請求項１に記載の遅延装置。
3. 前記最小遅延素子と同じ遅延値を持つ遅延素子を通過する信号が複数のデータラッチの入力になっていることを特徴とする請求項２に記載の遅延装置。
4. 請求項１に記載の遅延装置を備える半導体装置において、
   遅延素子の出力から、クロックラインに接続される複数のデータラッチのクロック入力まで、およびクロックラインに接続される位相比較器の入力までの、それぞれの配線遅延のスキューが少なくなるように、複数のデータラッチおよび位相比較器が配置された構造であることを特徴とする半導体装置。
5. 前記クロックラインにてクロックツリーシンセシスが用いられ配線遅延のスキューが少なくなるように配置されたことを特徴とする請求項４に記載の半導体装置。
6. パルス発生器が備わり、
   リファレンスクロックの代わりにリファレンスクロックの１周期を示すパルス信号が前記パルス発生器から入力されることを特徴とする請求項１に記載の遅延装置。
7. 請求項１に記載の遅延装置が二対（（３８ａ、４０ａ、４２ａ、４４ａ、４６ａ）、（３８ｂ、４０ｂ、４２ｂ、４４ｂ、４６ｂ））備えられ、そのうちの一対にはストローブ信号の代わりにストローブ信号を反転した信号が入力されることを特徴とする半導体装置。
8. 二対のデータ遅延装置（２１ａ、２１ｂ）を含み、夫々のデータ遅延装置（２１ａ、２１ｂ）はデータラッチを備え、
   上記二対のデータ遅延装置（２１ａ、２１ｂ）のうち一つのデータ遅延装置（２１ａ）の、クロックラインに接続されるデータラッチの入力は、もう一つのデータ遅延装置（２１ｂ）の、クロックラインに接続されるデータラッチの入力と共通の信号が接続されていることを特徴とする請求項７に記載の半導体装置。
9. ストローブ信号の隣り合う二つの立ち上がり信号または立ち下がり信号の周期と同期する外部クロックが入力され、その外部クロックの逓倍されたクロックがリファレンスクロックとして入力されることを特徴とする請求項７に記載の半導体装置。
10. ストローブ信号はＤＤＲ−ＳＤＲＡＭのストローブ信号と接続され、それに対応する４本あるいは８本のＤＤＲ−ＳＤＲＡＭのデータバスがデータラッチの入力に最小遅延素子を介して接続されることを特徴とする請求項７に記載の半導体装置。
11. 補正モード信号がアクティブの場合、リファレンスクロックが入力として選択され、遅延制御回路が位相比較器の出力に応じ遅延素子の遅延値を決定することを特徴とする請求項１に記載の遅延装置。
12. ＤＤＲ−ＳＤＲＡＭのリフレッシュサイクルに同期して、遅延装置の補正モード信号をアクティブにすることを特徴とする請求項１０に記載の半導体装置。

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