JPH10189968A - Ｍｏｓ素子の製造方法 - Google Patents
Ｍｏｓ素子の製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】ホットキャリア（hot carrier ）特性の向上
と、ゲート酸化膜のアンダカット（undercut）発生の防
止を図る。 【解決手段】半導体基板20上にゲート酸化膜22、ポリシ
リコン層、金属上部ゲート部材30を形成し、半導体基板
内に不純物イオンを注入して導電型低濃度不純物領域32
を形成し、ポリシリコン層上に金属上部ゲート部材の側
面と接する側壁スペーサ34を形成し、スペーサ34両側の
不純物領域32内に不純物イオンを注入して導電型高濃度
不純物領域36を形成し、不純物領域36の上部の上記ポリ
シリコン層及びゲート酸化膜22を食刻してポリシリコン
下部ゲート部材40を形成し、下部ゲート部材40とゲート
酸化膜22とを覆って、側壁スペーサ34に接する側壁スペ
ーサ42を形成し、不純物領域36、金属上部ゲート部材の
上部にシリサイド50を形成する。
と、ゲート酸化膜のアンダカット（undercut）発生の防
止を図る。 【解決手段】半導体基板20上にゲート酸化膜22、ポリシ
リコン層、金属上部ゲート部材30を形成し、半導体基板
内に不純物イオンを注入して導電型低濃度不純物領域32
を形成し、ポリシリコン層上に金属上部ゲート部材の側
面と接する側壁スペーサ34を形成し、スペーサ34両側の
不純物領域32内に不純物イオンを注入して導電型高濃度
不純物領域36を形成し、不純物領域36の上部の上記ポリ
シリコン層及びゲート酸化膜22を食刻してポリシリコン
下部ゲート部材40を形成し、下部ゲート部材40とゲート
酸化膜22とを覆って、側壁スペーサ34に接する側壁スペ
ーサ42を形成し、不純物領域36、金属上部ゲート部材の
上部にシリサイド50を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ素子の製造方
法に関するものである。
法に関するものである。
【０００２】
【従来の技術】一般のＭＯＳ（Metal Oxide Semiconduc
tor ）素子において、ゲート内のホット電子（hot elec
tron）の注入現象は素子の信頼性に深刻な問題を発生さ
せ、該ホット電子を減少させるための半導体素子の開発
が進行された結果、図８のような Inverse T−Gate Ｍ
ＯＳ素子が開発された。
tor ）素子において、ゲート内のホット電子（hot elec
tron）の注入現象は素子の信頼性に深刻な問題を発生さ
せ、該ホット電子を減少させるための半導体素子の開発
が進行された結果、図８のような Inverse T−Gate Ｍ
ＯＳ素子が開発された。
【０００３】米国特許第５、１０２、８１５に掲載され
たInverse T −Gate ＭＯＳ素子においては、図８に示
したように、ｐ型基板１１上に形成されたゲート酸化膜
12と、該ゲート酸化膜１２上に形成されたタングステン
下部ゲート部材１３と、該タングステン下部ゲート部材
１３上に形成されたポリシリコン上部ゲート部材14と、
該ポリシリコン上部ゲート部材１４の両側の上記半導体
基板１１内に形成されてＬＤＤ（Lightly Doped Drain
）領域を形成する１対のｎ- ソース／ドレイン領域１
５と、上記タングステン下部ゲート部材１３上の上記ポ
リシリコン上部ゲート部材１４の側面に接して形成され
た第１側壁スペーサ１６と、該第１側壁スペーサ１６の
両側の上記半導体基板１１内の上記ｎ- ソース／ドレイ
ン領域１５内に注入形成されたｎ+ ソース／ドレイン領
域１７と、上記ゲート酸化膜１２上で上記タングステン
下部ゲート部材１３及び第１側壁スペーサ１６に接する
ように形成された第２側壁スペーサ１８と、上記ｎ+ ソ
ース／ドレイン領域１７と上部ゲート部材１４との上に
形成されたシリサイド（silicide）１９と、を包含して
構成されていた。
たInverse T −Gate ＭＯＳ素子においては、図８に示
したように、ｐ型基板１１上に形成されたゲート酸化膜
12と、該ゲート酸化膜１２上に形成されたタングステン
下部ゲート部材１３と、該タングステン下部ゲート部材
１３上に形成されたポリシリコン上部ゲート部材14と、
該ポリシリコン上部ゲート部材１４の両側の上記半導体
基板１１内に形成されてＬＤＤ（Lightly Doped Drain
）領域を形成する１対のｎ- ソース／ドレイン領域１
５と、上記タングステン下部ゲート部材１３上の上記ポ
リシリコン上部ゲート部材１４の側面に接して形成され
た第１側壁スペーサ１６と、該第１側壁スペーサ１６の
両側の上記半導体基板１１内の上記ｎ- ソース／ドレイ
ン領域１５内に注入形成されたｎ+ ソース／ドレイン領
域１７と、上記ゲート酸化膜１２上で上記タングステン
下部ゲート部材１３及び第１側壁スペーサ１６に接する
ように形成された第２側壁スペーサ１８と、上記ｎ+ ソ
ース／ドレイン領域１７と上部ゲート部材１４との上に
形成されたシリサイド（silicide）１９と、を包含して
構成されていた。
【０００４】 上記ＭＯＳ素子の構造でゲートは、上記ポ
リシリコン上部ゲート部材１４とタングステン下部ゲー
ト部材１３とから構成されたInverse T −Gateである。
このように構成された、従来のInverse T −Gate ＭＯ
Ｓ素子の製造方法について説明すると次のようである。
まず、ｐ型半導体基板１１上にゲート酸化膜１２を形成
し、該ゲート酸化膜12上にタングステン（Ｗ）層を形成
する。該タングステン（Ｗ）層の上にｎ+ ポリシリコン
層を形成した後、該ポリシリコン層をパターニング食刻
して、ゲートの形成される部位にポリシリコン上部ゲー
ト部材１４を形成する。そして、上記ポリシリコン上部
ゲート部材１４の両側の上記半導体基板１１内にＬＤＤ
イオンの注入を実施して、１対のｎ- ソース／ドレイン
領域１５を形成する。
リシリコン上部ゲート部材１４とタングステン下部ゲー
ト部材１３とから構成されたInverse T −Gateである。
このように構成された、従来のInverse T −Gate ＭＯ
Ｓ素子の製造方法について説明すると次のようである。
まず、ｐ型半導体基板１１上にゲート酸化膜１２を形成
し、該ゲート酸化膜12上にタングステン（Ｗ）層を形成
する。該タングステン（Ｗ）層の上にｎ+ ポリシリコン
層を形成した後、該ポリシリコン層をパターニング食刻
して、ゲートの形成される部位にポリシリコン上部ゲー
ト部材１４を形成する。そして、上記ポリシリコン上部
ゲート部材１４の両側の上記半導体基板１１内にＬＤＤ
イオンの注入を実施して、１対のｎ- ソース／ドレイン
領域１５を形成する。
【０００５】 そして、上記全体構造の上に酸化膜を形成
し、該酸化膜をパターニング食刻して、第１側壁スペー
サ１６を形成し、該第１側壁スペーサ１６に整列して、
上記ｎ- ソース／ドレイン領域１５内にｎ+ ソース／ド
レインイオンの注入を実施してｎ+ ソース／ドレイン領
域１７を形成した後、該ｎ+ ソース／ドレイン領域17の
上部の前記タングステン（Ｗ）層を食刻して、タングス
テン下部ゲート部材13を形成する。
し、該酸化膜をパターニング食刻して、第１側壁スペー
サ１６を形成し、該第１側壁スペーサ１６に整列して、
上記ｎ- ソース／ドレイン領域１５内にｎ+ ソース／ド
レインイオンの注入を実施してｎ+ ソース／ドレイン領
域１７を形成した後、該ｎ+ ソース／ドレイン領域17の
上部の前記タングステン（Ｗ）層を食刻して、タングス
テン下部ゲート部材13を形成する。
【０００６】 次いで、上記全体構造の上に酸化膜を形成
し、該酸化膜をパターニング食刻して第２側壁スペーサ
１８を形成した後、最後に上記ｎ+ ソース／ドレイン領
域17、上部ゲート部材１４及びシリサイド１９を形成し
て、従来のInverseT−GateＭＯＳ素子が完成される。
し、該酸化膜をパターニング食刻して第２側壁スペーサ
１８を形成した後、最後に上記ｎ+ ソース／ドレイン領
域17、上部ゲート部材１４及びシリサイド１９を形成し
て、従来のInverseT−GateＭＯＳ素子が完成される。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＭＯＳ素子においては、ゲート酸化膜１２上
に形成されるInverse T −Gateの構造が、タングステン
からなる下部ゲート部材１３と該下部ゲート部材１３上
に形成されたポリシリコン材質の上部ゲート部材14とか
ら構成されているが、上記タングステン下部ゲート部材
１３とゲート酸化膜１２との食刻選択比が非常に低いた
め、上記タングステン層を食刻して下部ゲート部材１３
を形成する際、ゲート酸化膜の食刻が多過ぎて、アンダ
カット（undercut）が発生するという問題があった。
うな従来のＭＯＳ素子においては、ゲート酸化膜１２上
に形成されるInverse T −Gateの構造が、タングステン
からなる下部ゲート部材１３と該下部ゲート部材１３上
に形成されたポリシリコン材質の上部ゲート部材14とか
ら構成されているが、上記タングステン下部ゲート部材
１３とゲート酸化膜１２との食刻選択比が非常に低いた
め、上記タングステン層を食刻して下部ゲート部材１３
を形成する際、ゲート酸化膜の食刻が多過ぎて、アンダ
カット（undercut）が発生するという問題があった。
【０００８】本発明は、半導体素子の製造の際、ゲート
酸化膜のアンダカットを防止するInverse T −Gate Ｍ
ＯＳ素子の製造方法を提供することを目的とする。ま
た、ＬＤＤ領域がゲートに完全に重畳することによりホ
ットキャリア（hotcarrier ）特性を向上させたInverse
T −Gate ＭＯＳ素子の製造方法を提供することを目
的とする。
酸化膜のアンダカットを防止するInverse T −Gate Ｍ
ＯＳ素子の製造方法を提供することを目的とする。ま
た、ＬＤＤ領域がゲートに完全に重畳することによりホ
ットキャリア（hotcarrier ）特性を向上させたInverse
T −Gate ＭＯＳ素子の製造方法を提供することを目
的とする。
【０００９】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るＭＯＳ素子の製造方法において
は、半導体基板上にゲート酸化膜を成長させる工程と、
上記ゲート酸化膜上にポリシリコン層を形成する工程
と、該ポリシリコン層に金属層を形成する工程と、該金
属層を食刻し、ゲートの形成される位置に金属上部ゲー
ト部材を形成する工程と、該金属上部ゲート部材両側の
上記半導体基板内に導電型低濃度不純物イオンを注入し
て１対の導電型低濃度不純物領域を形成する工程と、上
記ポリシリコン上に上記金属上部ゲート部材の側面と接
する第１側壁スペーサを形成する工程と、該第１側壁ス
ペーサ両側の上記導電型低濃度不純物領域内に導電型高
濃度不純物イオンを注入して１対の導電型高濃度不純物
領域を形成する工程と、該導電型高濃度不純物領域の上
部の上記ポリシリコン層を食刻し、ポリシリコン下部ゲ
ート部材を形成する工程と、該ポリシリコン下部ゲート
部材を覆って、上記第１側壁スペーサに接する第２側壁
スペーサを形成する工程と、上記１対の導電型高濃度不
純物領域と上記金属上部ゲート部材との上部にシリサイ
ド（silicide）を形成する工程と、を順次行うようにな
っている。
るため、本発明に係るＭＯＳ素子の製造方法において
は、半導体基板上にゲート酸化膜を成長させる工程と、
上記ゲート酸化膜上にポリシリコン層を形成する工程
と、該ポリシリコン層に金属層を形成する工程と、該金
属層を食刻し、ゲートの形成される位置に金属上部ゲー
ト部材を形成する工程と、該金属上部ゲート部材両側の
上記半導体基板内に導電型低濃度不純物イオンを注入し
て１対の導電型低濃度不純物領域を形成する工程と、上
記ポリシリコン上に上記金属上部ゲート部材の側面と接
する第１側壁スペーサを形成する工程と、該第１側壁ス
ペーサ両側の上記導電型低濃度不純物領域内に導電型高
濃度不純物イオンを注入して１対の導電型高濃度不純物
領域を形成する工程と、該導電型高濃度不純物領域の上
部の上記ポリシリコン層を食刻し、ポリシリコン下部ゲ
ート部材を形成する工程と、該ポリシリコン下部ゲート
部材を覆って、上記第１側壁スペーサに接する第２側壁
スペーサを形成する工程と、上記１対の導電型高濃度不
純物領域と上記金属上部ゲート部材との上部にシリサイ
ド（silicide）を形成する工程と、を順次行うようにな
っている。
【００１０】上記本発明に係るＭＯＳ素子の製造方法に
おいて、前記導電型の高濃度不純物領域を形成するため
の工程は、前記のように第１側壁スペーサを形成した
後、遂行する代わりに、前記第１側壁スペーサ側のポリ
シリコン層及びゲート酸化膜を食刻してポリシリコン下
部ゲート部材を形成した後、遂行することもできる。上
記導電型不純物はｎ型、又は、ｐ型の不純物であり、上
記下部ゲート部材の材質であるポリシリコンはｎ+ 型、
又は、ｐ+ 型の不純物のドーピングされたポリシリコン
層とすることができる。
おいて、前記導電型の高濃度不純物領域を形成するため
の工程は、前記のように第１側壁スペーサを形成した
後、遂行する代わりに、前記第１側壁スペーサ側のポリ
シリコン層及びゲート酸化膜を食刻してポリシリコン下
部ゲート部材を形成した後、遂行することもできる。上
記導電型不純物はｎ型、又は、ｐ型の不純物であり、上
記下部ゲート部材の材質であるポリシリコンはｎ+ 型、
又は、ｐ+ 型の不純物のドーピングされたポリシリコン
層とすることができる。
【００１１】このような本発明に係るＭＯＳ素子の製造
方法においては、ゲート酸化膜上に形成された下部ゲー
ト部材の材質をポリシリコンで形成したため、該ポリシ
リコンの食刻の際、ゲート酸下膜のアンダカットを防止
することができる。また、前記ポリシリコン下部ゲート
部材をｎ+ 型、又は、ｐ+ 型の不純物のドーピングされ
たポリシリコン層で形成することにより、シリサイド構
造の形成時、ＬＤＤ領域がゲートに完全に重畳されるた
めホットキャリア（hot carrier ）特性を向上させるこ
とができる。
方法においては、ゲート酸化膜上に形成された下部ゲー
ト部材の材質をポリシリコンで形成したため、該ポリシ
リコンの食刻の際、ゲート酸下膜のアンダカットを防止
することができる。また、前記ポリシリコン下部ゲート
部材をｎ+ 型、又は、ｐ+ 型の不純物のドーピングされ
たポリシリコン層で形成することにより、シリサイド構
造の形成時、ＬＤＤ領域がゲートに完全に重畳されるた
めホットキャリア（hot carrier ）特性を向上させるこ
とができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。まず、図１に示したように、半導
体基板２２上にゲート酸化膜２２を約４０〜５０Åの厚
さに成長させ、該ゲート酸化膜２２上にポリシリコン
（polysilicon）２４を約５００〜２０００Åの厚さに
蒸着し、該ポリシリコン層２４上にＷ、Ｔｉ、又はＣｏ
のような金属層２６を約５００〜２０００Åの厚さに蒸
着する。上記ポリシリコン層２４はｎ+ 型、又は、ｐ+
型の不純物のドーピングされたポリシリコン層である。
面を用いて説明する。まず、図１に示したように、半導
体基板２２上にゲート酸化膜２２を約４０〜５０Åの厚
さに成長させ、該ゲート酸化膜２２上にポリシリコン
（polysilicon）２４を約５００〜２０００Åの厚さに
蒸着し、該ポリシリコン層２４上にＷ、Ｔｉ、又はＣｏ
のような金属層２６を約５００〜２０００Åの厚さに蒸
着する。上記ポリシリコン層２４はｎ+ 型、又は、ｐ+
型の不純物のドーピングされたポリシリコン層である。
【００１３】次いで、図２に示したように、上記金属層
２６上に感光膜層２８を蒸着し、金属上部ゲート部材３
０の形成される部位の感光膜のみを残し、他の部位の感
光膜は除去した後、残された感光膜層２８をマスクと
し、上記金属層２６を食刻して、金属ゲート部材３０を
形成する。次いで、図３に示したように上記感光膜層２
８を除去し、上記半導体基板２０内にｎ- 型不純物の注
入を実施し、上記金属上部ゲート部材３０の両側に整列
する１対のｎ- 低濃度不純物領域３２を形成する。該１
対の低濃度不純物領域３２はｎ- 型低ドーピングドレイ
ン（ Lightly Doped Drain：ＬＤＤ）領域である。
２６上に感光膜層２８を蒸着し、金属上部ゲート部材３
０の形成される部位の感光膜のみを残し、他の部位の感
光膜は除去した後、残された感光膜層２８をマスクと
し、上記金属層２６を食刻して、金属ゲート部材３０を
形成する。次いで、図３に示したように上記感光膜層２
８を除去し、上記半導体基板２０内にｎ- 型不純物の注
入を実施し、上記金属上部ゲート部材３０の両側に整列
する１対のｎ- 低濃度不純物領域３２を形成する。該１
対の低濃度不純物領域３２はｎ- 型低ドーピングドレイ
ン（ Lightly Doped Drain：ＬＤＤ）領域である。
【００１４】次いで、図４に示したように、上記全体構
造の上に酸化層（又は窒化層）を約５００〜２０００Å
の厚さに蒸着して食刻し、上記金属上部ゲート部材３０
の側面に第１側壁スペーサ３４を形成した後、ｎ+ 型不
純物を上記半導体基板２０の内部に注入し、上記第１側
壁スペーサ３４の両側に整列される１対のｎ+ 高濃度不
純物領域３６を形成する。上記１対のｎ+ 高濃度不純物
領域３６はｎ+ ソース／ドレイン（Ｓ／Ｄ）領域であ
る。
造の上に酸化層（又は窒化層）を約５００〜２０００Å
の厚さに蒸着して食刻し、上記金属上部ゲート部材３０
の側面に第１側壁スペーサ３４を形成した後、ｎ+ 型不
純物を上記半導体基板２０の内部に注入し、上記第１側
壁スペーサ３４の両側に整列される１対のｎ+ 高濃度不
純物領域３６を形成する。上記１対のｎ+ 高濃度不純物
領域３６はｎ+ ソース／ドレイン（Ｓ／Ｄ）領域であ
る。
【００１５】次いで、図５に示したように、上記ｎ+ ソ
ース／ドレイン領域３６の上部の上記ポリシリコン層２
４及びゲート酸化層２２を食刻除去し、該ポリシリコン
層24からポリシリコン下部ゲート部材４０を形成する。
このとき、上記第１側壁スペーサ３４は上記ポリシリコ
ン層２４を食刻してInverse T −Gateを完成するための
マスクの役割をする。即ち、本発明のInverse T −Gate
は、金属上部ゲート部材３０とポリシリコン下部ゲート
部材４０と、から構成される。
ース／ドレイン領域３６の上部の上記ポリシリコン層２
４及びゲート酸化層２２を食刻除去し、該ポリシリコン
層24からポリシリコン下部ゲート部材４０を形成する。
このとき、上記第１側壁スペーサ３４は上記ポリシリコ
ン層２４を食刻してInverse T −Gateを完成するための
マスクの役割をする。即ち、本発明のInverse T −Gate
は、金属上部ゲート部材３０とポリシリコン下部ゲート
部材４０と、から構成される。
【００１６】次いで、図６に示したように、上記全体構
造の上に酸化層（又は、窒化層）を約５００〜２０００
Åの厚さに蒸着して食刻し、上記ゲート酸化層２２とポ
リシリコン下部ゲート部材４０とを覆って、上記第１側
壁スペーサ３４に接する第２側壁スペーサ４２を形成す
る。最後に、図７に示したように、上記全体構造の上に
Ｗ、Ｔｉ又はＣｏのような金属を蒸着して、約９５０〜
１０５０℃の温度で急速熱処理（Rapid ThermalAnneali
ng：RTA ）工程を遂行し、上記n + ソース／ドレイン領
域３６と金属上部ゲート部材３０との上にシリサイド５
０を形成する。上記急速熱処理の工程遂行の際、上記ｎ
+ 型（又は、ｐ+ 型）不純物のドーピングされたポリシ
リコン材質のポリシリコン下部ゲート部材４０から半導
体基板２０内のＬＤＤ領域３２に該不純物が拡散され
る。従って、上記低濃度不純物領域３２、即ち、低ドー
ピングドレイン（Lightly Doped Drain ：ＬＤＤ）領域
３２がゲートに完全に重畳される構造に形成される。
造の上に酸化層（又は、窒化層）を約５００〜２０００
Åの厚さに蒸着して食刻し、上記ゲート酸化層２２とポ
リシリコン下部ゲート部材４０とを覆って、上記第１側
壁スペーサ３４に接する第２側壁スペーサ４２を形成す
る。最後に、図７に示したように、上記全体構造の上に
Ｗ、Ｔｉ又はＣｏのような金属を蒸着して、約９５０〜
１０５０℃の温度で急速熱処理（Rapid ThermalAnneali
ng：RTA ）工程を遂行し、上記n + ソース／ドレイン領
域３６と金属上部ゲート部材３０との上にシリサイド５
０を形成する。上記急速熱処理の工程遂行の際、上記ｎ
+ 型（又は、ｐ+ 型）不純物のドーピングされたポリシ
リコン材質のポリシリコン下部ゲート部材４０から半導
体基板２０内のＬＤＤ領域３２に該不純物が拡散され
る。従って、上記低濃度不純物領域３２、即ち、低ドー
ピングドレイン（Lightly Doped Drain ：ＬＤＤ）領域
３２がゲートに完全に重畳される構造に形成される。
【００１７】
【発明の効果】以上説明したように、本発明に係るＭＯ
Ｓ素子の製造方法においては、ゲート酸化膜の上層が金
属層ではなくポリシリコン層からなるゲート部材である
ため、ゲート酸化膜のアンダカットの発生を防止し得る
という効果がある。また、ポリシリコン下部ゲート部材
をｎ+ 型（又は、ｐ+ 型）不純物のドーピングされたポ
リシリコン材質で構成することにより、シリサイド構造
の形成時、ＬＤＤ領域がゲートに完全に重畳されるため
ホットキャリア（hot carrier ）特性を向上させること
ができる。
Ｓ素子の製造方法においては、ゲート酸化膜の上層が金
属層ではなくポリシリコン層からなるゲート部材である
ため、ゲート酸化膜のアンダカットの発生を防止し得る
という効果がある。また、ポリシリコン下部ゲート部材
をｎ+ 型（又は、ｐ+ 型）不純物のドーピングされたポ
リシリコン材質で構成することにより、シリサイド構造
の形成時、ＬＤＤ領域がゲートに完全に重畳されるため
ホットキャリア（hot carrier ）特性を向上させること
ができる。
【図１】本発明に係るＭＯＳ素子の製造方法の第１の工
程を示す断面図。
程を示す断面図。
【図２】同上製造方法の第２の工程を示す断面図。
【図３】同上製造方法の第３の工程を示す断面図。
【図４】同上製造方法の第４の工程を示す断面図。
【図５】同上製造方法の第５の工程を示す断面図。
【図６】同上製造方法の第６の工程を示す断面図。
【図７】同上製造方法の第７の工程を示す断面図。
【図８】従来のInverse T − Gate ＭＯＳ素子を示した
断面図。
断面図。
２０ 半導体基板 ２２ ゲート酸化膜 ２４ ポリシリコン層 ２６ 金属層 ３０ 金属上部ゲート部材 ３２ 低濃度不純物領域 ３４ 第１側壁スペーサ ３６ 高濃度不純物領域 ４０ ポリシリコン下部ゲート部材 ４２ 第２側壁スペーサ ５０ シリサイド（silicide）
Claims (5)
- 【請求項１】半導体基板（２０）上にゲート酸化膜（２
２）を成長させる工程と、 該ゲート酸化膜（２２）上にポリシリコン層（２４）を
形成する工程と、 該ポリシリコン層（２４）上に金属層（２６）を形成す
る工程と、 該金属層（２６）を食刻し、ゲートの形成される位置に
金属上部ゲート部材（３０）を形成する工程と、 該金属上部ゲート部材（３０）両側の上記半導体基板
（２０）内に導電型低濃度不純物イオンを注入して１対
の導電型低濃度不純物領域（３２）を形成する工程と、 上記ポリシリコン層（２４）上に上記金属上部ゲート部
材（３０）の側面と接する第１側壁スペーサ（３４）を
形成する工程と、 該第１側壁スペーサ（３４）両側の上記導電型低濃度不
純物領域（３２）内に導電型高濃度不純物イオンを注入
して１対の導電型高濃度不純物領域（３６）を形成する
工程と、 該導電型高濃度不純物領域（３６）の上部の上記ポリシ
リコン層（２４）及びゲート酸化膜（２２）を食刻して
ポリシリコン下部ゲート部材（４０）を形成する工程
と、 該ポリシリコン下部ゲート部材（４０）とゲート酸化膜
（２２）とを覆って、上記第１側壁スペーサ（３４）に
接する第２側壁スペーサ（４２）を形成する工程と、 上記１対の導電型高濃度不純物領域（３６）と上記金属
上部ゲート部材（３０）との上部にシリサイド（silici
de）（５０）を形成する工程と、を順次行うことを特徴
とするＭＯＳ素子の製造方法。 - 【請求項２】上記導電型高濃度不純物領域（３６）を形
成する工程は、上記第１側壁スペーサ（３４）両側のポ
リシリコン層（２４）及びゲート酸化膜（２２）を食刻
してポリシリコン下部ゲート部材（４０）を形成した
後、遂行することを特徴とする請求項１に記載のＭＯＳ
素子の製造方法。 - 【請求項３】上記導電型不純物はｎ型、又は、ｐ型の不
純物であることを特徴とする請求項１〜請求項３のいず
れか１つに記載のＭＯＳ素子の製造方法。 - 【請求項４】上記ポリシリコン層（２４）は、ｎ+ 型、
又は、ｐ+ 型不純物のドーピングされたポリシリコン層
であることを特徴とする請求項１〜請求項３のいずれか
１つに記載のＭＯＳ素子の製造方法。 - 【請求項５】上記金属層（２６）は、Ｗ、Ｔｉ、Ｃｏ中
いずれか１つからなることを特徴とする請求項１〜請求
項４のいずれか１つに記載のＭＯＳ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR58079/1996 | 1996-11-27 | ||
| KR1019960058079A KR100214523B1 (ko) | 1996-11-27 | 1996-11-27 | 모스소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189968A true JPH10189968A (ja) | 1998-07-21 |
Family
ID=19483813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9319813A Pending JPH10189968A (ja) | 1996-11-27 | 1997-11-20 | Ｍｏｓ素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH10189968A (ja) |
| KR (1) | KR100214523B1 (ja) |
| CN (1) | CN1091948C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010045138A (ko) * | 1999-11-03 | 2001-06-05 | 박종섭 | 반도체 장치 제조방법 |
| KR100384870B1 (ko) * | 1999-06-28 | 2003-05-22 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020019139A (ko) * | 2000-09-05 | 2002-03-12 | 황인길 | 반도체 소자 및 그 제조 방법 |
| CN103137694B (zh) * | 2011-12-02 | 2016-01-20 | 上海华虹宏力半导体制造有限公司 | 一种表面沟道场效应晶体管及其制造方法 |
| CN104103587B (zh) * | 2013-04-03 | 2017-10-20 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN103811489B (zh) * | 2014-03-05 | 2017-03-01 | 石以瑄 | 基于薄膜晶体管的微波毫米波集成电路、功率交换电路及其制作方法 |
| CN110148564A (zh) * | 2019-06-05 | 2019-08-20 | 长江存储科技有限责任公司 | 一种ddd uhv mos器件结构及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182619A (en) * | 1991-09-03 | 1993-01-26 | Motorola, Inc. | Semiconductor device having an MOS transistor with overlapped and elevated source and drain |
| US5585295A (en) * | 1996-03-29 | 1996-12-17 | Vanguard International Semiconductor Corporation | Method for forming inverse-T gate lightly-doped drain (ITLDD) device |
-
1996
- 1996-11-27 KR KR1019960058079A patent/KR100214523B1/ko not_active IP Right Cessation
-
1997
- 1997-06-26 CN CN97111860A patent/CN1091948C/zh not_active Expired - Fee Related
- 1997-11-20 JP JP9319813A patent/JPH10189968A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384870B1 (ko) * | 1999-06-28 | 2003-05-22 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR20010045138A (ko) * | 1999-11-03 | 2001-06-05 | 박종섭 | 반도체 장치 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980039122A (ko) | 1998-08-17 |
| CN1183637A (zh) | 1998-06-03 |
| CN1091948C (zh) | 2002-10-02 |
| KR100214523B1 (ko) | 1999-08-02 |
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