JPH11111979A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11111979A JPH11111979A JP26719197A JP26719197A JPH11111979A JP H11111979 A JPH11111979 A JP H11111979A JP 26719197 A JP26719197 A JP 26719197A JP 26719197 A JP26719197 A JP 26719197A JP H11111979 A JPH11111979 A JP H11111979A
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- Japan
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- film
- region
- semiconductor substrate
- gate electrode
- silicon nitride
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 微細化しても短チャネル効果を抑制しつつ高
速に駆動させることが可能な半導体装置を得る。 【解決手段】 ソース領域12及びドレイン領域13が
ゲート電極7に向かい屈曲し、一部が突出している構造
であるため、ゲート電極7に面するソース領域12及び
ドレイン領域13の面積が小さく、ゲート電極7とソー
ス領域12及びドレイン領域13との間の寄生容量を低
減でき、前記突起部の不純物濃度が低いため、突起部周
辺に空間電荷領域が広く形成されないため、短チャネル
効果が防止できる。
速に駆動させることが可能な半導体装置を得る。 【解決手段】 ソース領域12及びドレイン領域13が
ゲート電極7に向かい屈曲し、一部が突出している構造
であるため、ゲート電極7に面するソース領域12及び
ドレイン領域13の面積が小さく、ゲート電極7とソー
ス領域12及びドレイン領域13との間の寄生容量を低
減でき、前記突起部の不純物濃度が低いため、突起部周
辺に空間電荷領域が広く形成されないため、短チャネル
効果が防止できる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、さらに詳しく言えば、高速に動作が
可能なMOSトランジスタ及びその製造方法に関する。
の製造方法に関し、さらに詳しく言えば、高速に動作が
可能なMOSトランジスタ及びその製造方法に関する。
【0002】
【従来の技術】近年の半導体集積回路の高集積化ととも
に、それを構成する素子の微細化が進んでいる。これら
の素子のうち、図4に示すMOSFET(Metal-Oxide-Semico
nductor Field Effect Transistor;MOS電界効果トラン
ジスタ)は、ゲート絶縁膜53上に形成されたゲート電
極54に電圧を印加することにより、その下部にあるチ
ャネル領域55の導通が変化することを利用してスイッ
チング素子として用いられる、半導体集積回路の基本的
な素子の一つである。しかしながら、微細化に伴ってチ
ャネル長を短くしていくと、短チャネル効果と呼ばれる
現象が現れ、問題となっている。
に、それを構成する素子の微細化が進んでいる。これら
の素子のうち、図4に示すMOSFET(Metal-Oxide-Semico
nductor Field Effect Transistor;MOS電界効果トラン
ジスタ)は、ゲート絶縁膜53上に形成されたゲート電
極54に電圧を印加することにより、その下部にあるチ
ャネル領域55の導通が変化することを利用してスイッ
チング素子として用いられる、半導体集積回路の基本的
な素子の一つである。しかしながら、微細化に伴ってチ
ャネル長を短くしていくと、短チャネル効果と呼ばれる
現象が現れ、問題となっている。
【0003】MOSFETの半導体基板50とソース領域51
及びドレイン領域52のPN接合境界近傍には、拡散電
位により空間電荷領域56が形成されており、ドレイン
領域52に電圧が印加されると、ゲート電極54から遠
く、深い領域はゲート電圧よりもドレイン電圧の影響を
より強く受ける。このため、第5図(a)に示すよう
に、半導体基板50とドレイン領域52との間のPN接
合にドレイン電圧が印加されることによって、空間電荷
領域56が拡大する。この空間電荷量域56のため、微
細化に伴いチャネル長を短くしたときに、第5図(b)
に示すように、トランジスタをオフにする、即ち電流が
流れない状態にするためにゲート電極54の電圧を0Vに
しても、ドレイン領域に電圧が印加されている場合、ソ
ース領域51及びドレイン領域52の空間電荷領域56
が互いに接してしまい、ドレイン電流が漏れ出てしま
う、いわゆるパンチスルーと呼ばれる現象が現れる。こ
の様に、チャネル長を短くしていった結果現れる現象を
総称して短チャネル効果と呼ぶ。
及びドレイン領域52のPN接合境界近傍には、拡散電
位により空間電荷領域56が形成されており、ドレイン
領域52に電圧が印加されると、ゲート電極54から遠
く、深い領域はゲート電圧よりもドレイン電圧の影響を
より強く受ける。このため、第5図(a)に示すよう
に、半導体基板50とドレイン領域52との間のPN接
合にドレイン電圧が印加されることによって、空間電荷
領域56が拡大する。この空間電荷量域56のため、微
細化に伴いチャネル長を短くしたときに、第5図(b)
に示すように、トランジスタをオフにする、即ち電流が
流れない状態にするためにゲート電極54の電圧を0Vに
しても、ドレイン領域に電圧が印加されている場合、ソ
ース領域51及びドレイン領域52の空間電荷領域56
が互いに接してしまい、ドレイン電流が漏れ出てしま
う、いわゆるパンチスルーと呼ばれる現象が現れる。こ
の様に、チャネル長を短くしていった結果現れる現象を
総称して短チャネル効果と呼ぶ。
【0004】この短チャネル効果を回避するために、第
6図に示すLDD(Lightly Doped Drain)構造、第7図に
示すSPDD(Solid Phase Diffused Drain)構造等、種々
のデバイスが提案されている。LDD構造は、ソース領域
51及びドレイン領域52のチャネル領域55に近い浅
い部分に不純物濃度を低くした低濃度領域57を設ける
ことによって、電界の一部を吸収し、チャネル領域55
に延びる空間電荷領域を抑える構造である。しかし、低
濃度領域57の電気抵抗が高く、電流駆動力の低下を招
いていた。SPDD構造は、LDD構造の低濃度領域を固相拡
散を用いて形成することにより、より浅い領域に不純物
濃度の高い領域58を形成するものである。SPDD構造
は、従来のLDD構造に比較して、低抵抗のソース及びド
レイン領域が形成できるが、ゲート長が0.2mmを下回る
場合には、十分な低抵抗化が難しいという問題があっ
た。また、S4D(Silicided Silicon- Sidewall Source
and Drain)構造と呼ばれる素子が特開平8-78683及び19
95 Symposium on VLSI Technology Digest of Technica
l Papers の11乃至12ページに開示されている。S4D
構造は、第8図に示すように、従来ゲート電極の側面に
設けられていた側壁絶縁膜を側壁導電膜59とし、この
側壁導電膜59もソース領域及びドレイン領域とするこ
とによって、電導経路の断面積を広く確保し、抵抗を低
く抑えることによって電流駆動力を大きくするものであ
る。
6図に示すLDD(Lightly Doped Drain)構造、第7図に
示すSPDD(Solid Phase Diffused Drain)構造等、種々
のデバイスが提案されている。LDD構造は、ソース領域
51及びドレイン領域52のチャネル領域55に近い浅
い部分に不純物濃度を低くした低濃度領域57を設ける
ことによって、電界の一部を吸収し、チャネル領域55
に延びる空間電荷領域を抑える構造である。しかし、低
濃度領域57の電気抵抗が高く、電流駆動力の低下を招
いていた。SPDD構造は、LDD構造の低濃度領域を固相拡
散を用いて形成することにより、より浅い領域に不純物
濃度の高い領域58を形成するものである。SPDD構造
は、従来のLDD構造に比較して、低抵抗のソース及びド
レイン領域が形成できるが、ゲート長が0.2mmを下回る
場合には、十分な低抵抗化が難しいという問題があっ
た。また、S4D(Silicided Silicon- Sidewall Source
and Drain)構造と呼ばれる素子が特開平8-78683及び19
95 Symposium on VLSI Technology Digest of Technica
l Papers の11乃至12ページに開示されている。S4D
構造は、第8図に示すように、従来ゲート電極の側面に
設けられていた側壁絶縁膜を側壁導電膜59とし、この
側壁導電膜59もソース領域及びドレイン領域とするこ
とによって、電導経路の断面積を広く確保し、抵抗を低
く抑えることによって電流駆動力を大きくするものであ
る。
【0005】
【発明が解決しようとする課題】しかしながら、従来の
S4D構造では、ゲート電極54の側面をソース領域51
及びドレイン領域52が覆っており、さらにゲート電極
54とドレイン領域52を隔てる側壁絶縁膜60が、エ
ッチング時にシリコン酸化膜との選択比が高いシリコン
窒化膜であるため、誘電率が高く、ゲート電極54とド
レイン領域52及びソース領域51との間に大きな寄生
容量が発生し、高速で駆動させる際の妨げになってい
た。また、S4D構造は、層抵抗を下げるためにゲート電
極54とソース領域51、ドレイン領域52とにシリサ
イド構造を用いる場合、別々にシリサイド工程を設ける
必要があるなど、製造工程が複雑であった。
S4D構造では、ゲート電極54の側面をソース領域51
及びドレイン領域52が覆っており、さらにゲート電極
54とドレイン領域52を隔てる側壁絶縁膜60が、エ
ッチング時にシリコン酸化膜との選択比が高いシリコン
窒化膜であるため、誘電率が高く、ゲート電極54とド
レイン領域52及びソース領域51との間に大きな寄生
容量が発生し、高速で駆動させる際の妨げになってい
た。また、S4D構造は、層抵抗を下げるためにゲート電
極54とソース領域51、ドレイン領域52とにシリサ
イド構造を用いる場合、別々にシリサイド工程を設ける
必要があるなど、製造工程が複雑であった。
【0006】以上のことから、本発明は、MOSFETの微細
化を行っても、短チャネル効果を抑制しつつ、高速に駆
動させることが可能な半導体装置及びその容易な製造方
法を提供することを目的とする。
化を行っても、短チャネル効果を抑制しつつ、高速に駆
動させることが可能な半導体装置及びその容易な製造方
法を提供することを目的とする。
【0007】
【課題を解決するための手段】請求項1及び2に記載の
発明は、第1図に示したように、ソース領域12及びド
レイン領域13がゲート電極7に向かい屈曲し、一部が
突出している構造であるため、ゲート電極7に面するソ
ース領域12及びドレイン領域13の面積が小さく、ゲ
ート電極7とソース領域12及びドレイン領域13との
間の寄生容量を低減できる。
発明は、第1図に示したように、ソース領域12及びド
レイン領域13がゲート電極7に向かい屈曲し、一部が
突出している構造であるため、ゲート電極7に面するソ
ース領域12及びドレイン領域13の面積が小さく、ゲ
ート電極7とソース領域12及びドレイン領域13との
間の寄生容量を低減できる。
【0008】請求項3に記載の発明は、前記突起部の不
純物濃度が低いため、突起部周辺に空間電荷領域が広く
形成されないため、短チャネル効果が防止できる。請求
項4に記載の発明は、ソース領域12及びドレイン領域
13の上記突起部の外側の部分の不純物濃度が高いた
め、ソース領域及びドレイン領域の層抵抗が低くでき
る。
純物濃度が低いため、突起部周辺に空間電荷領域が広く
形成されないため、短チャネル効果が防止できる。請求
項4に記載の発明は、ソース領域12及びドレイン領域
13の上記突起部の外側の部分の不純物濃度が高いた
め、ソース領域及びドレイン領域の層抵抗が低くでき
る。
【0009】請求項5に記載の発明は、ゲート電極の端
部が傾斜しているため、ソース領域及びドレイン領域と
の寄生容量を小さくすることができる。請求項6に記載
の発明は、ソース領域及びドレイン領域及びゲート電極
がシリサイドであるため、それぞれの層抵抗を低くでき
る。請求項7及び8に記載の発明は、この様な半導体装
置の製造方法である。
部が傾斜しているため、ソース領域及びドレイン領域と
の寄生容量を小さくすることができる。請求項6に記載
の発明は、ソース領域及びドレイン領域及びゲート電極
がシリサイドであるため、それぞれの層抵抗を低くでき
る。請求項7及び8に記載の発明は、この様な半導体装
置の製造方法である。
【0010】
【発明の実施の形態】以下に本発明の第1の実施の形態
である半導体装置を第1図を用いて説明する。n型半導
体基板1上に、所定間隔隔ててp型のソース領域12及
びp型のドレイン領域13が形成され、このソース領域
及びドレイン領域は、互いに対向する側面には屈曲部1
2a及び13aを有し、上方へおよそ45度の角度で突出
している。この突出した突起部12b及び13bの先端に
挟まれた半導体基板1の領域がチャネル領域14になっ
ており、このチャネル領域14上にゲート絶縁膜15を
介してゲート電極7が形成されている。ゲート電極7、
ソース領域12及びドレイン領域13の表面は例えばチ
タンなどの高融点金属によるシリサイド膜が形成された
いわゆるサリサイド構造である。ソース領域12及びド
レイン領域13の不純物濃度は、突起部12b及び13b
で低く5E16atoms/cm3であり、突起部外側の平坦部12
c及び13cでは高く、5E17atoms/cm3である。
である半導体装置を第1図を用いて説明する。n型半導
体基板1上に、所定間隔隔ててp型のソース領域12及
びp型のドレイン領域13が形成され、このソース領域
及びドレイン領域は、互いに対向する側面には屈曲部1
2a及び13aを有し、上方へおよそ45度の角度で突出
している。この突出した突起部12b及び13bの先端に
挟まれた半導体基板1の領域がチャネル領域14になっ
ており、このチャネル領域14上にゲート絶縁膜15を
介してゲート電極7が形成されている。ゲート電極7、
ソース領域12及びドレイン領域13の表面は例えばチ
タンなどの高融点金属によるシリサイド膜が形成された
いわゆるサリサイド構造である。ソース領域12及びド
レイン領域13の不純物濃度は、突起部12b及び13b
で低く5E16atoms/cm3であり、突起部外側の平坦部12
c及び13cでは高く、5E17atoms/cm3である。
【0011】尚、突起部12b及び13bの不純物濃度
は、上記濃度にとらわれるものではないが、低すぎると
電気抵抗が上昇し、素子の電流駆動力の低下につながる
ので、短チャネル効果が発生しない範囲で高くする。屈
曲部12a及び13aは、不純物濃度の高い平坦部12c
及び13cと突起部12b及び13bとを接続する働きを
し、高速駆動のために、屈曲部12a及び13aは不純物
濃度が高く、また、短チャネル効果が顕在化しないよう
に、その形成領域は基板表面から浅い方が望ましい。
は、上記濃度にとらわれるものではないが、低すぎると
電気抵抗が上昇し、素子の電流駆動力の低下につながる
ので、短チャネル効果が発生しない範囲で高くする。屈
曲部12a及び13aは、不純物濃度の高い平坦部12c
及び13cと突起部12b及び13bとを接続する働きを
し、高速駆動のために、屈曲部12a及び13aは不純物
濃度が高く、また、短チャネル効果が顕在化しないよう
に、その形成領域は基板表面から浅い方が望ましい。
【0012】また、さらに短チャネル効果に強い構造に
するには、屈曲部13aの不純物濃度は突起部13bと平
坦部13cとの中間の値が望ましい。本実施形態の半導
体装置によれば、突起部12b、13bが半導体基板に対
しておよそ45度の角度を持っているため、ソース領域
12とドレイン領域13との距離を保ちつつ、チャネル
長を短くでき、また、ゲート電極7の端部が傾斜してい
るため、従来よりもゲート電極7とソース領域12、ド
レイン領域13との距離が離れているため、寄生容量を
小さくすることができる。さらに、ソース領域12、ド
レイン領域13がゲート電極7に向かって突出した部分
12b及び13bは不純物濃度が低いため、短チャネル効
果を防止できる。
するには、屈曲部13aの不純物濃度は突起部13bと平
坦部13cとの中間の値が望ましい。本実施形態の半導
体装置によれば、突起部12b、13bが半導体基板に対
しておよそ45度の角度を持っているため、ソース領域
12とドレイン領域13との距離を保ちつつ、チャネル
長を短くでき、また、ゲート電極7の端部が傾斜してい
るため、従来よりもゲート電極7とソース領域12、ド
レイン領域13との距離が離れているため、寄生容量を
小さくすることができる。さらに、ソース領域12、ド
レイン領域13がゲート電極7に向かって突出した部分
12b及び13bは不純物濃度が低いため、短チャネル効
果を防止できる。
【0013】尚、本発明の突起部の角度は45度に限定
されるものではないが、角度が大きすぎると素子の微細
化の妨げになり、小さすぎるとソース領域12とドレイ
ン領域13との距離が縮まるので、短チャネル効果が顕
在化する。従って、本発明の突起部の角度は40度乃至
90度が望ましい。また、突起部12b、13bの厚さ
は、平坦部12c、13cに比べて薄いが、同じ厚さであ
ってもよい、即ち、平坦部から同じ厚さでゲート電極へ
向かって屈曲した構造であっても、屈曲部よりゲート電
極側のソース、ドレイン領域は、突起部であるとする。
ただし、突起部の厚さは薄い方が短チャネル効果防止、
及び微細化の観点から望ましいことは言うまでもない。
また、ソース、ドレイン領域の平坦部のある部位よりゲ
ート電極へ向かって屈曲し、ゲート電極側の端部まで緩
やかに曲がり続けていてもよく、この場合、屈曲部と突
起部の境界は明瞭でないが、便宜上、平坦部の上面でゲ
ート及びソースを区切り、それより下方を屈曲部、上方
を突起部と呼ぶこととする。
されるものではないが、角度が大きすぎると素子の微細
化の妨げになり、小さすぎるとソース領域12とドレイ
ン領域13との距離が縮まるので、短チャネル効果が顕
在化する。従って、本発明の突起部の角度は40度乃至
90度が望ましい。また、突起部12b、13bの厚さ
は、平坦部12c、13cに比べて薄いが、同じ厚さであ
ってもよい、即ち、平坦部から同じ厚さでゲート電極へ
向かって屈曲した構造であっても、屈曲部よりゲート電
極側のソース、ドレイン領域は、突起部であるとする。
ただし、突起部の厚さは薄い方が短チャネル効果防止、
及び微細化の観点から望ましいことは言うまでもない。
また、ソース、ドレイン領域の平坦部のある部位よりゲ
ート電極へ向かって屈曲し、ゲート電極側の端部まで緩
やかに曲がり続けていてもよく、この場合、屈曲部と突
起部の境界は明瞭でないが、便宜上、平坦部の上面でゲ
ート及びソースを区切り、それより下方を屈曲部、上方
を突起部と呼ぶこととする。
【0014】以下に本実施形態の第2の実施形態であ
る、半導体装置の製造方法について例えば0.3mmデザイ
ンルールに従って説明する。 工程1:第2図(a)に示したように、例えばn型半導
体基板1の表面を酸化し、第1のシリコン酸化膜2を8
0Å形成する。次に、CVD(Chemical Vapor Depositio
n)法を用いてポリシリコン膜3を2000Åに形成
し、導電性を持たせるためにBF2を5E15atoms/cm2でイ
オン注入する。次に、LPCVD(Low pressure CVD)を用
いて、100Åの第2のシリコン酸化膜4及び1000
Åのシリコン窒化膜5を順次形成する。第2のシリコン
酸化膜4はシリコン窒化膜5とポリシリコン膜3との接
触をよくし、上方から加わる応力を吸収する目的であ
り、必要に応じて形成すればよい。
る、半導体装置の製造方法について例えば0.3mmデザイ
ンルールに従って説明する。 工程1:第2図(a)に示したように、例えばn型半導
体基板1の表面を酸化し、第1のシリコン酸化膜2を8
0Å形成する。次に、CVD(Chemical Vapor Depositio
n)法を用いてポリシリコン膜3を2000Åに形成
し、導電性を持たせるためにBF2を5E15atoms/cm2でイ
オン注入する。次に、LPCVD(Low pressure CVD)を用
いて、100Åの第2のシリコン酸化膜4及び1000
Åのシリコン窒化膜5を順次形成する。第2のシリコン
酸化膜4はシリコン窒化膜5とポリシリコン膜3との接
触をよくし、上方から加わる応力を吸収する目的であ
り、必要に応じて形成すればよい。
【0015】工程2:第2図(b)に示したように、図
示しないフォトレジストをマスクとして、所定領域のシ
リコン窒化膜5、シリコン酸化膜4、ポリシリコン膜3
をエッチングガスを切り換えて順次エッチングする。こ
の時、残った部分の幅が0.5mmである。 工程3:第2図(c)に示したように、素子全体を85
0℃、60分間のパイロジェニック(pyrogenic)酸化
によって半導体基板1と、ポリシリコン膜3の側面とを
酸化し、厚い酸化膜6を形成するとともに残ったポリシ
リコン膜3がゲート電極7となる。パイロジェニック酸
化を行うことにより、ポリシリコン膜3の側面を効果的
に酸化でき、さらに酸化領域がポリシリコン膜3の上端
と下端に食い込みバーズビークを形成するため、ゲート
電極7の角がとれ、傾斜が形成される。これにより、後
に形成されるソース、ドレイン領域の突起部との容量結
合をさらに弱めることができる。ここで、厚い酸化膜6
の厚さは2000Åであるので、本実施形態のゲート長
はおよそ0.3mmである。厚い酸化膜6の下面は緩やか
な曲面となり、この曲面によって、後に屈曲部及び突起
部が形成される。
示しないフォトレジストをマスクとして、所定領域のシ
リコン窒化膜5、シリコン酸化膜4、ポリシリコン膜3
をエッチングガスを切り換えて順次エッチングする。こ
の時、残った部分の幅が0.5mmである。 工程3:第2図(c)に示したように、素子全体を85
0℃、60分間のパイロジェニック(pyrogenic)酸化
によって半導体基板1と、ポリシリコン膜3の側面とを
酸化し、厚い酸化膜6を形成するとともに残ったポリシ
リコン膜3がゲート電極7となる。パイロジェニック酸
化を行うことにより、ポリシリコン膜3の側面を効果的
に酸化でき、さらに酸化領域がポリシリコン膜3の上端
と下端に食い込みバーズビークを形成するため、ゲート
電極7の角がとれ、傾斜が形成される。これにより、後
に形成されるソース、ドレイン領域の突起部との容量結
合をさらに弱めることができる。ここで、厚い酸化膜6
の厚さは2000Åであるので、本実施形態のゲート長
はおよそ0.3mmである。厚い酸化膜6の下面は緩やか
な曲面となり、この曲面によって、後に屈曲部及び突起
部が形成される。
【0016】工程4:第2図(d)に示したように、例
えばBF2イオンをエネルギー260keV、注入量6E13ato
ms/cm2で、半導体基板1の法線に対して左右にそれぞれ
例えば45度の角度をもって斜めにイオン注入し、低濃
度層8を形成する。これにより、ほぼ垂直に注入するの
みでは注入することができないシリコン窒化膜5の下部
にも不純物イオンを注入でき、この部分が、ソース領域
及びドレイン領域の屈曲部及び突起部となる。ここで、
260keVのエネルギーによると注入イオンのピーク濃
度の深さはおよそ200Åであるので、突起部の厚さは8
00Åとなる。
えばBF2イオンをエネルギー260keV、注入量6E13ato
ms/cm2で、半導体基板1の法線に対して左右にそれぞれ
例えば45度の角度をもって斜めにイオン注入し、低濃
度層8を形成する。これにより、ほぼ垂直に注入するの
みでは注入することができないシリコン窒化膜5の下部
にも不純物イオンを注入でき、この部分が、ソース領域
及びドレイン領域の屈曲部及び突起部となる。ここで、
260keVのエネルギーによると注入イオンのピーク濃
度の深さはおよそ200Åであるので、突起部の厚さは8
00Åとなる。
【0017】工程5:第3図(a)に示したように、BF2
イオンをエネルギー320keV、注入量2E15atoms/cm2
でほぼ垂直にイオン注入し、中濃度層9を形成する。こ
こで、ほぼ垂直とは、シリコン格子とのチャネリングに
よってイオンが深く入り込むことを防止するために、半
導体基板1の法線に対して例えば約7度傾けてイオン注
入することを含むものとする。
イオンをエネルギー320keV、注入量2E15atoms/cm2
でほぼ垂直にイオン注入し、中濃度層9を形成する。こ
こで、ほぼ垂直とは、シリコン格子とのチャネリングに
よってイオンが深く入り込むことを防止するために、半
導体基板1の法線に対して例えば約7度傾けてイオン注
入することを含むものとする。
【0018】工程6:第3図(b)に示したように、全
面をエッチバックして、中濃度層9を露出させる。次
に、BF2イオンをエネルギー30keV、注入量1E16atoms
/cm2でほぼ垂直にイオン注入し、高濃度層10を形成す
る。本工程の注入エネルギーは30keVであり、非常に
低い。このため、高濃度の注入イオンは半導体基板1深
くに注入されることはなく、高濃度層10は基板表層近
傍に形成される。次に1000℃30秒のランプアニー
ルで不純物を注入した各層7、8、9、10を活性化す
る。
面をエッチバックして、中濃度層9を露出させる。次
に、BF2イオンをエネルギー30keV、注入量1E16atoms
/cm2でほぼ垂直にイオン注入し、高濃度層10を形成す
る。本工程の注入エネルギーは30keVであり、非常に
低い。このため、高濃度の注入イオンは半導体基板1深
くに注入されることはなく、高濃度層10は基板表層近
傍に形成される。次に1000℃30秒のランプアニー
ルで不純物を注入した各層7、8、9、10を活性化す
る。
【0019】工程7:第3図(c)に示したように、シ
リコン窒化膜5を除去し、シリコン酸化膜を100Åラ
イトエッチングして、第2のシリコン酸化膜4を除去
し、ゲート電極7を露出させる。次にスパッタリング法
によりTi膜を500Å堆積し、窒素雰囲気中で600℃
〜700℃、30分間シリサイド反応を行う。それによ
り、ソース、ドレイン、ゲート電極の表面にTiシリサイ
ド膜11が形成される。次に、シリコン酸化膜上に堆積
した未反応のTi及びTiNを硫酸と過酸化水素水の混合溶
液によって除去し、サリサイド構造にする。ここで、上
記S4D構造の製造工程では、ゲート電極と、ソース、
ドレイン領域とを別々にシリサイド化しているが、本発
明は、ゲート電極、ソース、ドレイン領域を同じに形成
するサリサイド構造とすることができるので、工程数が
削減される。以上のようにして本実施形態のMOSFETが形
成される。
リコン窒化膜5を除去し、シリコン酸化膜を100Åラ
イトエッチングして、第2のシリコン酸化膜4を除去
し、ゲート電極7を露出させる。次にスパッタリング法
によりTi膜を500Å堆積し、窒素雰囲気中で600℃
〜700℃、30分間シリサイド反応を行う。それによ
り、ソース、ドレイン、ゲート電極の表面にTiシリサイ
ド膜11が形成される。次に、シリコン酸化膜上に堆積
した未反応のTi及びTiNを硫酸と過酸化水素水の混合溶
液によって除去し、サリサイド構造にする。ここで、上
記S4D構造の製造工程では、ゲート電極と、ソース、
ドレイン領域とを別々にシリサイド化しているが、本発
明は、ゲート電極、ソース、ドレイン領域を同じに形成
するサリサイド構造とすることができるので、工程数が
削減される。以上のようにして本実施形態のMOSFETが形
成される。
【0020】本実施形態において、ゲート電極の材質と
して、ポリシリコンを例示したが、アモルファスシリコ
ンでもよく、また、アモルファスシリコンを結晶化して
も良い。本実施形態において、工程の順序は本実施形態
に限定されるものではなく、例えば、不純物イオンを斜
めに入射する工程を工程4としたが、工程5のほぼ垂直
に注入する工程と入れ替える等しても良い。また、第3
図(b)に示すように全面エッチングした後イオン注入
を行い、7、8、10の各層を形成しても良い。この場
合、短チャネル効果防止のため、低濃度層8のイオン注
入のエネルギーは140keVに、中濃度層9のイオン注入の
エネルギーは80keV程度に低く抑えることで注入深さ
を浅くすることが必要である。
して、ポリシリコンを例示したが、アモルファスシリコ
ンでもよく、また、アモルファスシリコンを結晶化して
も良い。本実施形態において、工程の順序は本実施形態
に限定されるものではなく、例えば、不純物イオンを斜
めに入射する工程を工程4としたが、工程5のほぼ垂直
に注入する工程と入れ替える等しても良い。また、第3
図(b)に示すように全面エッチングした後イオン注入
を行い、7、8、10の各層を形成しても良い。この場
合、短チャネル効果防止のため、低濃度層8のイオン注
入のエネルギーは140keVに、中濃度層9のイオン注入の
エネルギーは80keV程度に低く抑えることで注入深さ
を浅くすることが必要である。
【0021】本実施形態において、注入するイオンとし
てBF2を挙げて説明したが、基板がp型の場合はリン等
でも良い。本実施形態において、不純物注入方法とし
て、イオン注入を挙げて説明したが、注入する層を露出
した後、固相拡散を用いて注入し、再び絶縁膜で覆うな
どしても良い。
てBF2を挙げて説明したが、基板がp型の場合はリン等
でも良い。本実施形態において、不純物注入方法とし
て、イオン注入を挙げて説明したが、注入する層を露出
した後、固相拡散を用いて注入し、再び絶縁膜で覆うな
どしても良い。
【0022】以上全ての実施形態において、金属シリサ
イドの例としてチタンを挙げて説明したが、タングステ
ンなど他の高融点金属でも良い。以上全ての実施形態に
おいて、注入イオンの濃度は、アニールなどの注入後の
熱処理によって拡散するため、境界は不明瞭であること
は言うまでもない。
イドの例としてチタンを挙げて説明したが、タングステ
ンなど他の高融点金属でも良い。以上全ての実施形態に
おいて、注入イオンの濃度は、アニールなどの注入後の
熱処理によって拡散するため、境界は不明瞭であること
は言うまでもない。
【0023】
【発明の効果】以上に詳述したように、請求項1及び2
に記載の発明は、ソース、ドレイン領域がゲート電極に
向かい屈曲し、一部が突出している構造であるため、ゲ
ート電極に面するソース領域及びドレイン領域の面積が
小さく、ゲート電極とソース領域及びドレイン領域との
間の寄生容量を低減でき、素子を高速に駆動させること
ができる。
に記載の発明は、ソース、ドレイン領域がゲート電極に
向かい屈曲し、一部が突出している構造であるため、ゲ
ート電極に面するソース領域及びドレイン領域の面積が
小さく、ゲート電極とソース領域及びドレイン領域との
間の寄生容量を低減でき、素子を高速に駆動させること
ができる。
【0024】請求項3に記載の発明は、前記突起部の不
純物濃度が低いため、突起部周辺に空間電荷領域が広く
形成されないため、短チャネル効果が防止でき、素子の
微細化ができる。請求項4に記載の発明は、ソース領域
12及びドレイン領域13の上記突起部の外側の部分の
不純物濃度が高いため、ソース領域及びドレイン領域の
層抵抗が低く、素子を低電圧で高速に駆動できる。
純物濃度が低いため、突起部周辺に空間電荷領域が広く
形成されないため、短チャネル効果が防止でき、素子の
微細化ができる。請求項4に記載の発明は、ソース領域
12及びドレイン領域13の上記突起部の外側の部分の
不純物濃度が高いため、ソース領域及びドレイン領域の
層抵抗が低く、素子を低電圧で高速に駆動できる。
【0025】請求項5に記載の発明は、ゲート電極の端
部が傾斜しているため、ソース領域及びドレイン領域と
の寄生容量を小さくすることができるので、素子を高速
に駆動することができる。請求項6に記載の発明は、ソ
ース領域及びドレイン領域及びゲート電極がシリサイド
であるため、それぞれの層抵抗を低くでき、素子を低電
圧で高速に駆動できる。
部が傾斜しているため、ソース領域及びドレイン領域と
の寄生容量を小さくすることができるので、素子を高速
に駆動することができる。請求項6に記載の発明は、ソ
ース領域及びドレイン領域及びゲート電極がシリサイド
であるため、それぞれの層抵抗を低くでき、素子を低電
圧で高速に駆動できる。
【0026】請求項7及び8に記載の発明は、この様な
半導体装置の製造方法である。以上に述べたように、本
発明によれば、微細化に伴ってチャネル長を短くして
も、効果的に短チャネル効果を抑制し、かつソース、ド
レイン領域とゲート電極間の寄生容量を低く抑え、高速
駆動が可能な半導体装置及びその容易な製造方法を提供
できる。
半導体装置の製造方法である。以上に述べたように、本
発明によれば、微細化に伴ってチャネル長を短くして
も、効果的に短チャネル効果を抑制し、かつソース、ド
レイン領域とゲート電極間の寄生容量を低く抑え、高速
駆動が可能な半導体装置及びその容易な製造方法を提供
できる。
【図1】本発明の実施形態の断面図
【図2】本発明の実施形態の製造方法を説明するための
断面図
断面図
【図3】本発明の実施形態の製造方法を説明するための
断面図
断面図
【図4】従来のMOSFETの構造を示す断面図
【図5】短チャネル効果を説明するための断面図
【図6】従来のLDD型MOSFETの構造を示す断面図
【図7】従来のSPDD型MOSFETの構造を示す断面図
【図8】従来のS4D型MOSFETの構造を示す断面図
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/78 301G
Claims (8)
- 【請求項1】 第1の導電型の半導体基板と、該半導体
基板上に所定間隔隔てて形成された第2の導電型のソー
ス領域及びドレイン領域と、前記ソース領域と前記ドレ
イン領域の間に形成されたチャネル領域と、該チャネル
領域の上方に絶縁膜を隔てて形成されたゲート電極とを
備え、前記ソース領域及び前記ドレイン領域のチャネル
領域に隣接する端部は前記ゲート電極に向かい屈曲し、
かつ前記ゲート電極に向かって突出した突起部を備えた
ことを特徴とする半導体装置。 - 【請求項2】 前記ゲート電極に向かって屈曲した傾き
は、前記半導体基板に対して45度乃至90度であるこ
とを特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記ソース領域及び前記ドレイン領域の
不純物濃度は、前記屈曲部及び/または突起部で低いこ
とを特徴とする請求項2に記載の半導体装置。 - 【請求項4】 前記ソース領域及び前記ドレイン領域は
前記屈曲部のチャネル領域と反対側に、不純物濃度の高
い領域を備えたことを特徴とする請求項3に記載の半導
体装置。 - 【請求項5】 前記ゲート電極の、前記チャネル領域と
前記突起部の接点の上方に位置する端部は、前記半導体
基板に対して傾斜していることを特徴とする請求項4に
記載の半導体装置。 - 【請求項6】 前記ソース領域及び前記ドレイン領域の
表面及び前記ゲート電極表面にシリサイド膜が形成され
ていることを特徴とする請求項5に記載の半導体装置。 - 【請求項7】 第1の導電型の半導体基板にシリコン酸
化膜と第2の導電型の導電膜とシリコン窒化膜を順次形
成する工程と、前記シリコン窒化膜とシリコン膜の所定
領域をパターニングする工程と、前記シリコン窒化膜を
マスクとして前記半導体基板表面及び導電膜側面を酸化
して、厚い酸化膜を形成する工程と、前記シリコン窒化
膜をマスクとしてイオン注入を斜めに行い、前記厚い酸
化膜と前記半導体基板との境界近傍に不純物を注入する
工程と、イオン注入をほぼ垂直に行い、前記厚い酸化膜
と前記半導体基板との境界近傍の一部に不純物を注入し
てソース領域及びドレイン領域を形成する工程と、前記
シリコン窒化膜を除去する工程と、を含むことを特徴と
する半導体装置の製造方法。 - 【請求項8】 第1の導電型の半導体基板にシリコン酸
化膜と第2の導電型の導電膜とシリコン窒化膜を順次形
成する工程と、前記シリコン窒化膜とシリコン膜の所定
領域をパターニングする工程と、前記シリコン窒化膜を
マスクとして前記半導体基板表面及び導電膜側面を酸化
して、厚い酸化膜を形成する工程と、前記シリコン窒化
膜をマスクとしてイオン注入を斜めに行い、前記厚い酸
化膜と前記半導体基板との境界近傍に不純物を注入する
工程と、イオン注入をほぼ垂直に行い、前記厚い酸化膜
と前記半導体基板との境界近傍の一部に不純物を注入し
てソース領域及びドレイン領域を形成する工程と、前記
シリコン窒化膜をマスクとして用い前記導電膜及び前記
厚い酸化膜をエッチングして前記不純物を注入した領域
を露出する工程と、前記シリコン窒化膜を除去する工程
と、全面に高融点金属膜を形成し、シリサイド反応を行
い、前記ソース領域及び前記ドレイン領域及び前記ゲー
ト電極の表面にシリサイド膜を形成する工程と、を含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26719197A JPH11111979A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26719197A JPH11111979A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11111979A true JPH11111979A (ja) | 1999-04-23 |
Family
ID=17441389
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26719197A Pending JPH11111979A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11111979A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005050731A1 (de) * | 2003-11-18 | 2005-06-02 | Austriamicrosystems Ag | Verfahren zur herstellung von transistorstrukturen mit ldd |
US8093665B2 (en) | 2009-05-18 | 2012-01-10 | Macronix International Co., Ltd. | Semiconductor device and method for fabricating the same |
CN107978636A (zh) * | 2016-10-24 | 2018-05-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法和电子装置 |
-
1997
- 1997-09-30 JP JP26719197A patent/JPH11111979A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005050731A1 (de) * | 2003-11-18 | 2005-06-02 | Austriamicrosystems Ag | Verfahren zur herstellung von transistorstrukturen mit ldd |
US7566624B2 (en) | 2003-11-18 | 2009-07-28 | Austriamicrosystems Ag | Method for the production of transistor structures with LDD |
US8093665B2 (en) | 2009-05-18 | 2012-01-10 | Macronix International Co., Ltd. | Semiconductor device and method for fabricating the same |
CN107978636A (zh) * | 2016-10-24 | 2018-05-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法和电子装置 |
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