JPH11111979A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11111979A JPH11111979A JP26719197A JP26719197A JPH11111979A JP H11111979 A JPH11111979 A JP H11111979A JP 26719197 A JP26719197 A JP 26719197A JP 26719197 A JP26719197 A JP 26719197A JP H11111979 A JPH11111979 A JP H11111979A
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- Japan
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- semiconductor substrate
- gate electrode
- silicon nitride
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 微細化しても短チャネル効果を抑制しつつ高
速に駆動させることが可能な半導体装置を得る。 【解決手段】 ソース領域１２及びドレイン領域１３が
ゲート電極７に向かい屈曲し、一部が突出している構造
であるため、ゲート電極７に面するソース領域１２及び
ドレイン領域１３の面積が小さく、ゲート電極７とソー
ス領域１２及びドレイン領域１３との間の寄生容量を低
減でき、前記突起部の不純物濃度が低いため、突起部周
辺に空間電荷領域が広く形成されないため、短チャネル
効果が防止できる。
速に駆動させることが可能な半導体装置を得る。 【解決手段】 ソース領域１２及びドレイン領域１３が
ゲート電極７に向かい屈曲し、一部が突出している構造
であるため、ゲート電極７に面するソース領域１２及び
ドレイン領域１３の面積が小さく、ゲート電極７とソー
ス領域１２及びドレイン領域１３との間の寄生容量を低
減でき、前記突起部の不純物濃度が低いため、突起部周
辺に空間電荷領域が広く形成されないため、短チャネル
効果が防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、さらに詳しく言えば、高速に動作が
可能なＭＯＳトランジスタ及びその製造方法に関する。
の製造方法に関し、さらに詳しく言えば、高速に動作が
可能なＭＯＳトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】近年の半導体集積回路の高集積化ととも
に、それを構成する素子の微細化が進んでいる。これら
の素子のうち、図４に示すMOSFET（Metal-Oxide-Semico
nductor Field Effect Transistor；MOS電界効果トラン
ジスタ）は、ゲート絶縁膜５３上に形成されたゲート電
極５４に電圧を印加することにより、その下部にあるチ
ャネル領域５５の導通が変化することを利用してスイッ
チング素子として用いられる、半導体集積回路の基本的
な素子の一つである。しかしながら、微細化に伴ってチ
ャネル長を短くしていくと、短チャネル効果と呼ばれる
現象が現れ、問題となっている。
に、それを構成する素子の微細化が進んでいる。これら
の素子のうち、図４に示すMOSFET（Metal-Oxide-Semico
nductor Field Effect Transistor；MOS電界効果トラン
ジスタ）は、ゲート絶縁膜５３上に形成されたゲート電
極５４に電圧を印加することにより、その下部にあるチ
ャネル領域５５の導通が変化することを利用してスイッ
チング素子として用いられる、半導体集積回路の基本的
な素子の一つである。しかしながら、微細化に伴ってチ
ャネル長を短くしていくと、短チャネル効果と呼ばれる
現象が現れ、問題となっている。
【０００３】MOSFETの半導体基板５０とソース領域５１
及びドレイン領域５２のＰＮ接合境界近傍には、拡散電
位により空間電荷領域５６が形成されており、ドレイン
領域５２に電圧が印加されると、ゲート電極５４から遠
く、深い領域はゲート電圧よりもドレイン電圧の影響を
より強く受ける。このため、第５図（a）に示すよう
に、半導体基板５０とドレイン領域５２との間のＰＮ接
合にドレイン電圧が印加されることによって、空間電荷
領域５６が拡大する。この空間電荷量域５６のため、微
細化に伴いチャネル長を短くしたときに、第５図（b）
に示すように、トランジスタをオフにする、即ち電流が
流れない状態にするためにゲート電極５４の電圧を0Vに
しても、ドレイン領域に電圧が印加されている場合、ソ
ース領域５１及びドレイン領域５２の空間電荷領域５６
が互いに接してしまい、ドレイン電流が漏れ出てしま
う、いわゆるパンチスルーと呼ばれる現象が現れる。こ
の様に、チャネル長を短くしていった結果現れる現象を
総称して短チャネル効果と呼ぶ。
及びドレイン領域５２のＰＮ接合境界近傍には、拡散電
位により空間電荷領域５６が形成されており、ドレイン
領域５２に電圧が印加されると、ゲート電極５４から遠
く、深い領域はゲート電圧よりもドレイン電圧の影響を
より強く受ける。このため、第５図（a）に示すよう
に、半導体基板５０とドレイン領域５２との間のＰＮ接
合にドレイン電圧が印加されることによって、空間電荷
領域５６が拡大する。この空間電荷量域５６のため、微
細化に伴いチャネル長を短くしたときに、第５図（b）
に示すように、トランジスタをオフにする、即ち電流が
流れない状態にするためにゲート電極５４の電圧を0Vに
しても、ドレイン領域に電圧が印加されている場合、ソ
ース領域５１及びドレイン領域５２の空間電荷領域５６
が互いに接してしまい、ドレイン電流が漏れ出てしま
う、いわゆるパンチスルーと呼ばれる現象が現れる。こ
の様に、チャネル長を短くしていった結果現れる現象を
総称して短チャネル効果と呼ぶ。
【０００４】この短チャネル効果を回避するために、第
６図に示すLDD（Lightly Doped Drain）構造、第７図に
示すSPDD（Solid Phase Diffused Drain）構造等、種々
のデバイスが提案されている。LDD構造は、ソース領域
５１及びドレイン領域５２のチャネル領域５５に近い浅
い部分に不純物濃度を低くした低濃度領域５７を設ける
ことによって、電界の一部を吸収し、チャネル領域５５
に延びる空間電荷領域を抑える構造である。しかし、低
濃度領域５７の電気抵抗が高く、電流駆動力の低下を招
いていた。SPDD構造は、LDD構造の低濃度領域を固相拡
散を用いて形成することにより、より浅い領域に不純物
濃度の高い領域５８を形成するものである。SPDD構造
は、従来のLDD構造に比較して、低抵抗のソース及びド
レイン領域が形成できるが、ゲート長が0.2mmを下回る
場合には、十分な低抵抗化が難しいという問題があっ
た。また、S4D（Silicided Silicon- Sidewall Source
and Drain）構造と呼ばれる素子が特開平8-78683及び19
95 Symposium on VLSI Technology Digest of Technica
l Papers の１１乃至１２ページに開示されている。S4D
構造は、第８図に示すように、従来ゲート電極の側面に
設けられていた側壁絶縁膜を側壁導電膜５９とし、この
側壁導電膜５９もソース領域及びドレイン領域とするこ
とによって、電導経路の断面積を広く確保し、抵抗を低
く抑えることによって電流駆動力を大きくするものであ
る。
６図に示すLDD（Lightly Doped Drain）構造、第７図に
示すSPDD（Solid Phase Diffused Drain）構造等、種々
のデバイスが提案されている。LDD構造は、ソース領域
５１及びドレイン領域５２のチャネル領域５５に近い浅
い部分に不純物濃度を低くした低濃度領域５７を設ける
ことによって、電界の一部を吸収し、チャネル領域５５
に延びる空間電荷領域を抑える構造である。しかし、低
濃度領域５７の電気抵抗が高く、電流駆動力の低下を招
いていた。SPDD構造は、LDD構造の低濃度領域を固相拡
散を用いて形成することにより、より浅い領域に不純物
濃度の高い領域５８を形成するものである。SPDD構造
は、従来のLDD構造に比較して、低抵抗のソース及びド
レイン領域が形成できるが、ゲート長が0.2mmを下回る
場合には、十分な低抵抗化が難しいという問題があっ
た。また、S4D（Silicided Silicon- Sidewall Source
and Drain）構造と呼ばれる素子が特開平8-78683及び19
95 Symposium on VLSI Technology Digest of Technica
l Papers の１１乃至１２ページに開示されている。S4D
構造は、第８図に示すように、従来ゲート電極の側面に
設けられていた側壁絶縁膜を側壁導電膜５９とし、この
側壁導電膜５９もソース領域及びドレイン領域とするこ
とによって、電導経路の断面積を広く確保し、抵抗を低
く抑えることによって電流駆動力を大きくするものであ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
S4D構造では、ゲート電極５４の側面をソース領域５１
及びドレイン領域５２が覆っており、さらにゲート電極
５４とドレイン領域５２を隔てる側壁絶縁膜６０が、エ
ッチング時にシリコン酸化膜との選択比が高いシリコン
窒化膜であるため、誘電率が高く、ゲート電極５４とド
レイン領域５２及びソース領域５１との間に大きな寄生
容量が発生し、高速で駆動させる際の妨げになってい
た。また、S4D構造は、層抵抗を下げるためにゲート電
極５４とソース領域５１、ドレイン領域５２とにシリサ
イド構造を用いる場合、別々にシリサイド工程を設ける
必要があるなど、製造工程が複雑であった。
S4D構造では、ゲート電極５４の側面をソース領域５１
及びドレイン領域５２が覆っており、さらにゲート電極
５４とドレイン領域５２を隔てる側壁絶縁膜６０が、エ
ッチング時にシリコン酸化膜との選択比が高いシリコン
窒化膜であるため、誘電率が高く、ゲート電極５４とド
レイン領域５２及びソース領域５１との間に大きな寄生
容量が発生し、高速で駆動させる際の妨げになってい
た。また、S4D構造は、層抵抗を下げるためにゲート電
極５４とソース領域５１、ドレイン領域５２とにシリサ
イド構造を用いる場合、別々にシリサイド工程を設ける
必要があるなど、製造工程が複雑であった。
【０００６】以上のことから、本発明は、MOSFETの微細
化を行っても、短チャネル効果を抑制しつつ、高速に駆
動させることが可能な半導体装置及びその容易な製造方
法を提供することを目的とする。
化を行っても、短チャネル効果を抑制しつつ、高速に駆
動させることが可能な半導体装置及びその容易な製造方
法を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１及び２に記載の
発明は、第１図に示したように、ソース領域１２及びド
レイン領域１３がゲート電極７に向かい屈曲し、一部が
突出している構造であるため、ゲート電極７に面するソ
ース領域１２及びドレイン領域１３の面積が小さく、ゲ
ート電極７とソース領域１２及びドレイン領域１３との
間の寄生容量を低減できる。
発明は、第１図に示したように、ソース領域１２及びド
レイン領域１３がゲート電極７に向かい屈曲し、一部が
突出している構造であるため、ゲート電極７に面するソ
ース領域１２及びドレイン領域１３の面積が小さく、ゲ
ート電極７とソース領域１２及びドレイン領域１３との
間の寄生容量を低減できる。
【０００８】請求項３に記載の発明は、前記突起部の不
純物濃度が低いため、突起部周辺に空間電荷領域が広く
形成されないため、短チャネル効果が防止できる。請求
項４に記載の発明は、ソース領域１２及びドレイン領域
１３の上記突起部の外側の部分の不純物濃度が高いた
め、ソース領域及びドレイン領域の層抵抗が低くでき
る。
純物濃度が低いため、突起部周辺に空間電荷領域が広く
形成されないため、短チャネル効果が防止できる。請求
項４に記載の発明は、ソース領域１２及びドレイン領域
１３の上記突起部の外側の部分の不純物濃度が高いた
め、ソース領域及びドレイン領域の層抵抗が低くでき
る。
【０００９】請求項５に記載の発明は、ゲート電極の端
部が傾斜しているため、ソース領域及びドレイン領域と
の寄生容量を小さくすることができる。請求項６に記載
の発明は、ソース領域及びドレイン領域及びゲート電極
がシリサイドであるため、それぞれの層抵抗を低くでき
る。請求項７及び８に記載の発明は、この様な半導体装
置の製造方法である。
部が傾斜しているため、ソース領域及びドレイン領域と
の寄生容量を小さくすることができる。請求項６に記載
の発明は、ソース領域及びドレイン領域及びゲート電極
がシリサイドであるため、それぞれの層抵抗を低くでき
る。請求項７及び８に記載の発明は、この様な半導体装
置の製造方法である。
【００１０】
【発明の実施の形態】以下に本発明の第１の実施の形態
である半導体装置を第１図を用いて説明する。ｎ型半導
体基板１上に、所定間隔隔ててｐ型のソース領域１２及
びｐ型のドレイン領域１３が形成され、このソース領域
及びドレイン領域は、互いに対向する側面には屈曲部１
２a及び１３aを有し、上方へおよそ４５度の角度で突出
している。この突出した突起部１２b及び１３bの先端に
挟まれた半導体基板１の領域がチャネル領域１４になっ
ており、このチャネル領域１４上にゲート絶縁膜１５を
介してゲート電極７が形成されている。ゲート電極７、
ソース領域１２及びドレイン領域１３の表面は例えばチ
タンなどの高融点金属によるシリサイド膜が形成された
いわゆるサリサイド構造である。ソース領域１２及びド
レイン領域１３の不純物濃度は、突起部１２b及び１３b
で低く５E16atoms/cm3であり、突起部外側の平坦部１２
c及び１３cでは高く、５E17atoms/cm3である。
である半導体装置を第１図を用いて説明する。ｎ型半導
体基板１上に、所定間隔隔ててｐ型のソース領域１２及
びｐ型のドレイン領域１３が形成され、このソース領域
及びドレイン領域は、互いに対向する側面には屈曲部１
２a及び１３aを有し、上方へおよそ４５度の角度で突出
している。この突出した突起部１２b及び１３bの先端に
挟まれた半導体基板１の領域がチャネル領域１４になっ
ており、このチャネル領域１４上にゲート絶縁膜１５を
介してゲート電極７が形成されている。ゲート電極７、
ソース領域１２及びドレイン領域１３の表面は例えばチ
タンなどの高融点金属によるシリサイド膜が形成された
いわゆるサリサイド構造である。ソース領域１２及びド
レイン領域１３の不純物濃度は、突起部１２b及び１３b
で低く５E16atoms/cm3であり、突起部外側の平坦部１２
c及び１３cでは高く、５E17atoms/cm3である。
【００１１】尚、突起部１２b及び１３bの不純物濃度
は、上記濃度にとらわれるものではないが、低すぎると
電気抵抗が上昇し、素子の電流駆動力の低下につながる
ので、短チャネル効果が発生しない範囲で高くする。屈
曲部１２a及び１３aは、不純物濃度の高い平坦部１２c
及び１３cと突起部１２b及び１３bとを接続する働きを
し、高速駆動のために、屈曲部１２a及び１３aは不純物
濃度が高く、また、短チャネル効果が顕在化しないよう
に、その形成領域は基板表面から浅い方が望ましい。
は、上記濃度にとらわれるものではないが、低すぎると
電気抵抗が上昇し、素子の電流駆動力の低下につながる
ので、短チャネル効果が発生しない範囲で高くする。屈
曲部１２a及び１３aは、不純物濃度の高い平坦部１２c
及び１３cと突起部１２b及び１３bとを接続する働きを
し、高速駆動のために、屈曲部１２a及び１３aは不純物
濃度が高く、また、短チャネル効果が顕在化しないよう
に、その形成領域は基板表面から浅い方が望ましい。
【００１２】また、さらに短チャネル効果に強い構造に
するには、屈曲部１３aの不純物濃度は突起部１３bと平
坦部１３cとの中間の値が望ましい。本実施形態の半導
体装置によれば、突起部１２b、１３bが半導体基板に対
しておよそ４５度の角度を持っているため、ソース領域
１２とドレイン領域１３との距離を保ちつつ、チャネル
長を短くでき、また、ゲート電極７の端部が傾斜してい
るため、従来よりもゲート電極７とソース領域１２、ド
レイン領域１３との距離が離れているため、寄生容量を
小さくすることができる。さらに、ソース領域１２、ド
レイン領域１３がゲート電極７に向かって突出した部分
１２b及び１３bは不純物濃度が低いため、短チャネル効
果を防止できる。
するには、屈曲部１３aの不純物濃度は突起部１３bと平
坦部１３cとの中間の値が望ましい。本実施形態の半導
体装置によれば、突起部１２b、１３bが半導体基板に対
しておよそ４５度の角度を持っているため、ソース領域
１２とドレイン領域１３との距離を保ちつつ、チャネル
長を短くでき、また、ゲート電極７の端部が傾斜してい
るため、従来よりもゲート電極７とソース領域１２、ド
レイン領域１３との距離が離れているため、寄生容量を
小さくすることができる。さらに、ソース領域１２、ド
レイン領域１３がゲート電極７に向かって突出した部分
１２b及び１３bは不純物濃度が低いため、短チャネル効
果を防止できる。
【００１３】尚、本発明の突起部の角度は４５度に限定
されるものではないが、角度が大きすぎると素子の微細
化の妨げになり、小さすぎるとソース領域１２とドレイ
ン領域１３との距離が縮まるので、短チャネル効果が顕
在化する。従って、本発明の突起部の角度は４０度乃至
９０度が望ましい。また、突起部１２b、１３bの厚さ
は、平坦部１２c、１３cに比べて薄いが、同じ厚さであ
ってもよい、即ち、平坦部から同じ厚さでゲート電極へ
向かって屈曲した構造であっても、屈曲部よりゲート電
極側のソース、ドレイン領域は、突起部であるとする。
ただし、突起部の厚さは薄い方が短チャネル効果防止、
及び微細化の観点から望ましいことは言うまでもない。
また、ソース、ドレイン領域の平坦部のある部位よりゲ
ート電極へ向かって屈曲し、ゲート電極側の端部まで緩
やかに曲がり続けていてもよく、この場合、屈曲部と突
起部の境界は明瞭でないが、便宜上、平坦部の上面でゲ
ート及びソースを区切り、それより下方を屈曲部、上方
を突起部と呼ぶこととする。
されるものではないが、角度が大きすぎると素子の微細
化の妨げになり、小さすぎるとソース領域１２とドレイ
ン領域１３との距離が縮まるので、短チャネル効果が顕
在化する。従って、本発明の突起部の角度は４０度乃至
９０度が望ましい。また、突起部１２b、１３bの厚さ
は、平坦部１２c、１３cに比べて薄いが、同じ厚さであ
ってもよい、即ち、平坦部から同じ厚さでゲート電極へ
向かって屈曲した構造であっても、屈曲部よりゲート電
極側のソース、ドレイン領域は、突起部であるとする。
ただし、突起部の厚さは薄い方が短チャネル効果防止、
及び微細化の観点から望ましいことは言うまでもない。
また、ソース、ドレイン領域の平坦部のある部位よりゲ
ート電極へ向かって屈曲し、ゲート電極側の端部まで緩
やかに曲がり続けていてもよく、この場合、屈曲部と突
起部の境界は明瞭でないが、便宜上、平坦部の上面でゲ
ート及びソースを区切り、それより下方を屈曲部、上方
を突起部と呼ぶこととする。
【００１４】以下に本実施形態の第２の実施形態であ
る、半導体装置の製造方法について例えば0.3mmデザイ
ンルールに従って説明する。 工程１：第２図（a）に示したように、例えばｎ型半導
体基板１の表面を酸化し、第１のシリコン酸化膜２を８
０Å形成する。次に、CVD（Chemical Vapor Depositio
n）法を用いてポリシリコン膜３を２０００Åに形成
し、導電性を持たせるためにBF2を５E15atoms/cm2でイ
オン注入する。次に、LPCVD（Low pressure CVD）を用
いて、１００Åの第２のシリコン酸化膜４及び１０００
Åのシリコン窒化膜５を順次形成する。第２のシリコン
酸化膜４はシリコン窒化膜５とポリシリコン膜３との接
触をよくし、上方から加わる応力を吸収する目的であ
り、必要に応じて形成すればよい。
る、半導体装置の製造方法について例えば0.3mmデザイ
ンルールに従って説明する。 工程１：第２図（a）に示したように、例えばｎ型半導
体基板１の表面を酸化し、第１のシリコン酸化膜２を８
０Å形成する。次に、CVD（Chemical Vapor Depositio
n）法を用いてポリシリコン膜３を２０００Åに形成
し、導電性を持たせるためにBF2を５E15atoms/cm2でイ
オン注入する。次に、LPCVD（Low pressure CVD）を用
いて、１００Åの第２のシリコン酸化膜４及び１０００
Åのシリコン窒化膜５を順次形成する。第２のシリコン
酸化膜４はシリコン窒化膜５とポリシリコン膜３との接
触をよくし、上方から加わる応力を吸収する目的であ
り、必要に応じて形成すればよい。
【００１５】工程２：第２図（b）に示したように、図
示しないフォトレジストをマスクとして、所定領域のシ
リコン窒化膜５、シリコン酸化膜４、ポリシリコン膜３
をエッチングガスを切り換えて順次エッチングする。こ
の時、残った部分の幅が０．５mmである。 工程３：第２図（c）に示したように、素子全体を８５
０℃、６０分間のパイロジェニック（pyrogenic）酸化
によって半導体基板１と、ポリシリコン膜３の側面とを
酸化し、厚い酸化膜６を形成するとともに残ったポリシ
リコン膜３がゲート電極７となる。パイロジェニック酸
化を行うことにより、ポリシリコン膜３の側面を効果的
に酸化でき、さらに酸化領域がポリシリコン膜３の上端
と下端に食い込みバーズビークを形成するため、ゲート
電極７の角がとれ、傾斜が形成される。これにより、後
に形成されるソース、ドレイン領域の突起部との容量結
合をさらに弱めることができる。ここで、厚い酸化膜６
の厚さは２０００Åであるので、本実施形態のゲート長
はおよそ０．３mmである。厚い酸化膜６の下面は緩やか
な曲面となり、この曲面によって、後に屈曲部及び突起
部が形成される。
示しないフォトレジストをマスクとして、所定領域のシ
リコン窒化膜５、シリコン酸化膜４、ポリシリコン膜３
をエッチングガスを切り換えて順次エッチングする。こ
の時、残った部分の幅が０．５mmである。 工程３：第２図（c）に示したように、素子全体を８５
０℃、６０分間のパイロジェニック（pyrogenic）酸化
によって半導体基板１と、ポリシリコン膜３の側面とを
酸化し、厚い酸化膜６を形成するとともに残ったポリシ
リコン膜３がゲート電極７となる。パイロジェニック酸
化を行うことにより、ポリシリコン膜３の側面を効果的
に酸化でき、さらに酸化領域がポリシリコン膜３の上端
と下端に食い込みバーズビークを形成するため、ゲート
電極７の角がとれ、傾斜が形成される。これにより、後
に形成されるソース、ドレイン領域の突起部との容量結
合をさらに弱めることができる。ここで、厚い酸化膜６
の厚さは２０００Åであるので、本実施形態のゲート長
はおよそ０．３mmである。厚い酸化膜６の下面は緩やか
な曲面となり、この曲面によって、後に屈曲部及び突起
部が形成される。
【００１６】工程４：第２図（d）に示したように、例
えばBF2イオンをエネルギー２６０keV、注入量６E13ato
ms/cm2で、半導体基板１の法線に対して左右にそれぞれ
例えば４５度の角度をもって斜めにイオン注入し、低濃
度層８を形成する。これにより、ほぼ垂直に注入するの
みでは注入することができないシリコン窒化膜５の下部
にも不純物イオンを注入でき、この部分が、ソース領域
及びドレイン領域の屈曲部及び突起部となる。ここで、
２６０keVのエネルギーによると注入イオンのピーク濃
度の深さはおよそ200Åであるので、突起部の厚さは８
００Åとなる。
えばBF2イオンをエネルギー２６０keV、注入量６E13ato
ms/cm2で、半導体基板１の法線に対して左右にそれぞれ
例えば４５度の角度をもって斜めにイオン注入し、低濃
度層８を形成する。これにより、ほぼ垂直に注入するの
みでは注入することができないシリコン窒化膜５の下部
にも不純物イオンを注入でき、この部分が、ソース領域
及びドレイン領域の屈曲部及び突起部となる。ここで、
２６０keVのエネルギーによると注入イオンのピーク濃
度の深さはおよそ200Åであるので、突起部の厚さは８
００Åとなる。
【００１７】工程５：第３図（a）に示したように、BF2
イオンをエネルギー３２０keV、注入量２E15atoms/cm2
でほぼ垂直にイオン注入し、中濃度層９を形成する。こ
こで、ほぼ垂直とは、シリコン格子とのチャネリングに
よってイオンが深く入り込むことを防止するために、半
導体基板１の法線に対して例えば約７度傾けてイオン注
入することを含むものとする。
イオンをエネルギー３２０keV、注入量２E15atoms/cm2
でほぼ垂直にイオン注入し、中濃度層９を形成する。こ
こで、ほぼ垂直とは、シリコン格子とのチャネリングに
よってイオンが深く入り込むことを防止するために、半
導体基板１の法線に対して例えば約７度傾けてイオン注
入することを含むものとする。
【００１８】工程６：第３図（b）に示したように、全
面をエッチバックして、中濃度層９を露出させる。次
に、BF2イオンをエネルギー３０keV、注入量１E16atoms
/cm2でほぼ垂直にイオン注入し、高濃度層１０を形成す
る。本工程の注入エネルギーは３０keVであり、非常に
低い。このため、高濃度の注入イオンは半導体基板１深
くに注入されることはなく、高濃度層１０は基板表層近
傍に形成される。次に１０００℃３０秒のランプアニー
ルで不純物を注入した各層７、８、９、１０を活性化す
る。
面をエッチバックして、中濃度層９を露出させる。次
に、BF2イオンをエネルギー３０keV、注入量１E16atoms
/cm2でほぼ垂直にイオン注入し、高濃度層１０を形成す
る。本工程の注入エネルギーは３０keVであり、非常に
低い。このため、高濃度の注入イオンは半導体基板１深
くに注入されることはなく、高濃度層１０は基板表層近
傍に形成される。次に１０００℃３０秒のランプアニー
ルで不純物を注入した各層７、８、９、１０を活性化す
る。
【００１９】工程７：第３図（c）に示したように、シ
リコン窒化膜５を除去し、シリコン酸化膜を１００Åラ
イトエッチングして、第２のシリコン酸化膜４を除去
し、ゲート電極７を露出させる。次にスパッタリング法
によりTi膜を５００Å堆積し、窒素雰囲気中で６００℃
〜７００℃、３０分間シリサイド反応を行う。それによ
り、ソース、ドレイン、ゲート電極の表面にTiシリサイ
ド膜１１が形成される。次に、シリコン酸化膜上に堆積
した未反応のTi及びTiNを硫酸と過酸化水素水の混合溶
液によって除去し、サリサイド構造にする。ここで、上
記Ｓ４Ｄ構造の製造工程では、ゲート電極と、ソース、
ドレイン領域とを別々にシリサイド化しているが、本発
明は、ゲート電極、ソース、ドレイン領域を同じに形成
するサリサイド構造とすることができるので、工程数が
削減される。以上のようにして本実施形態のMOSFETが形
成される。
リコン窒化膜５を除去し、シリコン酸化膜を１００Åラ
イトエッチングして、第２のシリコン酸化膜４を除去
し、ゲート電極７を露出させる。次にスパッタリング法
によりTi膜を５００Å堆積し、窒素雰囲気中で６００℃
〜７００℃、３０分間シリサイド反応を行う。それによ
り、ソース、ドレイン、ゲート電極の表面にTiシリサイ
ド膜１１が形成される。次に、シリコン酸化膜上に堆積
した未反応のTi及びTiNを硫酸と過酸化水素水の混合溶
液によって除去し、サリサイド構造にする。ここで、上
記Ｓ４Ｄ構造の製造工程では、ゲート電極と、ソース、
ドレイン領域とを別々にシリサイド化しているが、本発
明は、ゲート電極、ソース、ドレイン領域を同じに形成
するサリサイド構造とすることができるので、工程数が
削減される。以上のようにして本実施形態のMOSFETが形
成される。
【００２０】本実施形態において、ゲート電極の材質と
して、ポリシリコンを例示したが、アモルファスシリコ
ンでもよく、また、アモルファスシリコンを結晶化して
も良い。本実施形態において、工程の順序は本実施形態
に限定されるものではなく、例えば、不純物イオンを斜
めに入射する工程を工程４としたが、工程５のほぼ垂直
に注入する工程と入れ替える等しても良い。また、第３
図（b）に示すように全面エッチングした後イオン注入
を行い、７、８、１０の各層を形成しても良い。この場
合、短チャネル効果防止のため、低濃度層８のイオン注
入のエネルギーは140keVに、中濃度層９のイオン注入の
エネルギーは８０keV程度に低く抑えることで注入深さ
を浅くすることが必要である。
して、ポリシリコンを例示したが、アモルファスシリコ
ンでもよく、また、アモルファスシリコンを結晶化して
も良い。本実施形態において、工程の順序は本実施形態
に限定されるものではなく、例えば、不純物イオンを斜
めに入射する工程を工程４としたが、工程５のほぼ垂直
に注入する工程と入れ替える等しても良い。また、第３
図（b）に示すように全面エッチングした後イオン注入
を行い、７、８、１０の各層を形成しても良い。この場
合、短チャネル効果防止のため、低濃度層８のイオン注
入のエネルギーは140keVに、中濃度層９のイオン注入の
エネルギーは８０keV程度に低く抑えることで注入深さ
を浅くすることが必要である。
【００２１】本実施形態において、注入するイオンとし
てBF2を挙げて説明したが、基板がｐ型の場合はリン等
でも良い。本実施形態において、不純物注入方法とし
て、イオン注入を挙げて説明したが、注入する層を露出
した後、固相拡散を用いて注入し、再び絶縁膜で覆うな
どしても良い。
てBF2を挙げて説明したが、基板がｐ型の場合はリン等
でも良い。本実施形態において、不純物注入方法とし
て、イオン注入を挙げて説明したが、注入する層を露出
した後、固相拡散を用いて注入し、再び絶縁膜で覆うな
どしても良い。
【００２２】以上全ての実施形態において、金属シリサ
イドの例としてチタンを挙げて説明したが、タングステ
ンなど他の高融点金属でも良い。以上全ての実施形態に
おいて、注入イオンの濃度は、アニールなどの注入後の
熱処理によって拡散するため、境界は不明瞭であること
は言うまでもない。
イドの例としてチタンを挙げて説明したが、タングステ
ンなど他の高融点金属でも良い。以上全ての実施形態に
おいて、注入イオンの濃度は、アニールなどの注入後の
熱処理によって拡散するため、境界は不明瞭であること
は言うまでもない。
【００２３】
【発明の効果】以上に詳述したように、請求項１及び２
に記載の発明は、ソース、ドレイン領域がゲート電極に
向かい屈曲し、一部が突出している構造であるため、ゲ
ート電極に面するソース領域及びドレイン領域の面積が
小さく、ゲート電極とソース領域及びドレイン領域との
間の寄生容量を低減でき、素子を高速に駆動させること
ができる。
に記載の発明は、ソース、ドレイン領域がゲート電極に
向かい屈曲し、一部が突出している構造であるため、ゲ
ート電極に面するソース領域及びドレイン領域の面積が
小さく、ゲート電極とソース領域及びドレイン領域との
間の寄生容量を低減でき、素子を高速に駆動させること
ができる。
【００２４】請求項３に記載の発明は、前記突起部の不
純物濃度が低いため、突起部周辺に空間電荷領域が広く
形成されないため、短チャネル効果が防止でき、素子の
微細化ができる。請求項４に記載の発明は、ソース領域
１２及びドレイン領域１３の上記突起部の外側の部分の
不純物濃度が高いため、ソース領域及びドレイン領域の
層抵抗が低く、素子を低電圧で高速に駆動できる。
純物濃度が低いため、突起部周辺に空間電荷領域が広く
形成されないため、短チャネル効果が防止でき、素子の
微細化ができる。請求項４に記載の発明は、ソース領域
１２及びドレイン領域１３の上記突起部の外側の部分の
不純物濃度が高いため、ソース領域及びドレイン領域の
層抵抗が低く、素子を低電圧で高速に駆動できる。
【００２５】請求項５に記載の発明は、ゲート電極の端
部が傾斜しているため、ソース領域及びドレイン領域と
の寄生容量を小さくすることができるので、素子を高速
に駆動することができる。請求項６に記載の発明は、ソ
ース領域及びドレイン領域及びゲート電極がシリサイド
であるため、それぞれの層抵抗を低くでき、素子を低電
圧で高速に駆動できる。
部が傾斜しているため、ソース領域及びドレイン領域と
の寄生容量を小さくすることができるので、素子を高速
に駆動することができる。請求項６に記載の発明は、ソ
ース領域及びドレイン領域及びゲート電極がシリサイド
であるため、それぞれの層抵抗を低くでき、素子を低電
圧で高速に駆動できる。
【００２６】請求項７及び８に記載の発明は、この様な
半導体装置の製造方法である。以上に述べたように、本
発明によれば、微細化に伴ってチャネル長を短くして
も、効果的に短チャネル効果を抑制し、かつソース、ド
レイン領域とゲート電極間の寄生容量を低く抑え、高速
駆動が可能な半導体装置及びその容易な製造方法を提供
できる。
半導体装置の製造方法である。以上に述べたように、本
発明によれば、微細化に伴ってチャネル長を短くして
も、効果的に短チャネル効果を抑制し、かつソース、ド
レイン領域とゲート電極間の寄生容量を低く抑え、高速
駆動が可能な半導体装置及びその容易な製造方法を提供
できる。
【図１】本発明の実施形態の断面図
【図２】本発明の実施形態の製造方法を説明するための
断面図
断面図
【図３】本発明の実施形態の製造方法を説明するための
断面図
断面図
【図４】従来のMOSFETの構造を示す断面図
【図５】短チャネル効果を説明するための断面図
【図６】従来のLDD型MOSFETの構造を示す断面図
【図７】従来のSPDD型MOSFETの構造を示す断面図
【図８】従来のS4D型MOSFETの構造を示す断面図
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ３０１Ｇ
Claims (8)
- 【請求項１】 第１の導電型の半導体基板と、該半導体
基板上に所定間隔隔てて形成された第２の導電型のソー
ス領域及びドレイン領域と、前記ソース領域と前記ドレ
イン領域の間に形成されたチャネル領域と、該チャネル
領域の上方に絶縁膜を隔てて形成されたゲート電極とを
備え、前記ソース領域及び前記ドレイン領域のチャネル
領域に隣接する端部は前記ゲート電極に向かい屈曲し、
かつ前記ゲート電極に向かって突出した突起部を備えた
ことを特徴とする半導体装置。 - 【請求項２】 前記ゲート電極に向かって屈曲した傾き
は、前記半導体基板に対して４５度乃至９０度であるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ソース領域及び前記ドレイン領域の
不純物濃度は、前記屈曲部及び／または突起部で低いこ
とを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記ソース領域及び前記ドレイン領域は
前記屈曲部のチャネル領域と反対側に、不純物濃度の高
い領域を備えたことを特徴とする請求項３に記載の半導
体装置。 - 【請求項５】 前記ゲート電極の、前記チャネル領域と
前記突起部の接点の上方に位置する端部は、前記半導体
基板に対して傾斜していることを特徴とする請求項４に
記載の半導体装置。 - 【請求項６】 前記ソース領域及び前記ドレイン領域の
表面及び前記ゲート電極表面にシリサイド膜が形成され
ていることを特徴とする請求項５に記載の半導体装置。 - 【請求項７】 第１の導電型の半導体基板にシリコン酸
化膜と第２の導電型の導電膜とシリコン窒化膜を順次形
成する工程と、前記シリコン窒化膜とシリコン膜の所定
領域をパターニングする工程と、前記シリコン窒化膜を
マスクとして前記半導体基板表面及び導電膜側面を酸化
して、厚い酸化膜を形成する工程と、前記シリコン窒化
膜をマスクとしてイオン注入を斜めに行い、前記厚い酸
化膜と前記半導体基板との境界近傍に不純物を注入する
工程と、イオン注入をほぼ垂直に行い、前記厚い酸化膜
と前記半導体基板との境界近傍の一部に不純物を注入し
てソース領域及びドレイン領域を形成する工程と、前記
シリコン窒化膜を除去する工程と、を含むことを特徴と
する半導体装置の製造方法。 - 【請求項８】 第１の導電型の半導体基板にシリコン酸
化膜と第２の導電型の導電膜とシリコン窒化膜を順次形
成する工程と、前記シリコン窒化膜とシリコン膜の所定
領域をパターニングする工程と、前記シリコン窒化膜を
マスクとして前記半導体基板表面及び導電膜側面を酸化
して、厚い酸化膜を形成する工程と、前記シリコン窒化
膜をマスクとしてイオン注入を斜めに行い、前記厚い酸
化膜と前記半導体基板との境界近傍に不純物を注入する
工程と、イオン注入をほぼ垂直に行い、前記厚い酸化膜
と前記半導体基板との境界近傍の一部に不純物を注入し
てソース領域及びドレイン領域を形成する工程と、前記
シリコン窒化膜をマスクとして用い前記導電膜及び前記
厚い酸化膜をエッチングして前記不純物を注入した領域
を露出する工程と、前記シリコン窒化膜を除去する工程
と、全面に高融点金属膜を形成し、シリサイド反応を行
い、前記ソース領域及び前記ドレイン領域及び前記ゲー
ト電極の表面にシリサイド膜を形成する工程と、を含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26719197A JPH11111979A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26719197A JPH11111979A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111979A true JPH11111979A (ja) | 1999-04-23 |
Family
ID=17441389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26719197A Pending JPH11111979A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111979A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005050731A1 (de) * | 2003-11-18 | 2005-06-02 | Austriamicrosystems Ag | Verfahren zur herstellung von transistorstrukturen mit ldd |
| US8093665B2 (en) | 2009-05-18 | 2012-01-10 | Macronix International Co., Ltd. | Semiconductor device and method for fabricating the same |
| CN107978636A (zh) * | 2016-10-24 | 2018-05-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法和电子装置 |
-
1997
- 1997-09-30 JP JP26719197A patent/JPH11111979A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005050731A1 (de) * | 2003-11-18 | 2005-06-02 | Austriamicrosystems Ag | Verfahren zur herstellung von transistorstrukturen mit ldd |
| US7566624B2 (en) | 2003-11-18 | 2009-07-28 | Austriamicrosystems Ag | Method for the production of transistor structures with LDD |
| US8093665B2 (en) | 2009-05-18 | 2012-01-10 | Macronix International Co., Ltd. | Semiconductor device and method for fabricating the same |
| CN107978636A (zh) * | 2016-10-24 | 2018-05-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法和电子装置 |
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