CN110148564A - 一种ddd uhv mos器件结构及其制造方法 - Google Patents

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Abstract

本申请提供一种DDD UHV MOS器件结构及其制造方法，在衬底上可以形成有栅极，在栅极两侧的衬底中形成有浅掺杂区，在浅掺杂区可以形成源漏区，源漏区可以形成金属硅化物层，这样在源漏区与***电路中的接触塞连接时，在确保UHV高的击穿电压的同时，金属硅化物层可以与源漏区形成良好接触，降低接触塞和源漏之间的接触电阻，从而降低器件的整体功耗，提高器件性能。

Description

一种DDD UHV MOS器件结构及其制造方法
技术领域
本申请涉及半导体器件及其制造领域，特别涉及一种DDD UHV MOS器件结构及其制造方法。
背景技术
随着半导体技术的不断发展，MOS器件逐渐趋于高速和高性能，DDD UHV MOS(高压双扩散漏特高压金属氧化物半导体，Double Diffused Drain Ultra High VoltageMOSFET)器件是一种工作电压较高的器件，其工作电压可以在10～40V左右，广泛应用于电路输出接口、LCD驱动电路等。DDD UHV MOS器件容易与传统CMOS工艺兼容，工艺相比于LDMOS(横向扩散金属氧化物半导体，Lateral Diffused MOS)器件更简单，制造成本也更低。
在DDD UHV MOS器件可以和其他器件连接，以形成高性能的芯片，具体的，可以通过金属和半导体材料接触形成电连接。而传统基于WSI process工艺的DDD UHV MOS器件中金属和半导体材料之间的接触电阻通常较大，导致器件的功耗较大。
发明内容
有鉴于此，本申请的目的在于提供一种DDD UHV MOS器件结构及其制造方法，降低了超高压器件的中的接触电阻，提高了器件性能。
为实现上述目的，本申请有如下技术方案：
本申请实施例提供了一种DDD UHV MOS器件结构的制造方法，包括：
提供衬底，所述衬底上形成有栅极，在所述栅极两侧的衬底中形成有浅掺杂区；
在所述浅掺杂区形成源漏区；
在所述源漏区形成金属硅化物层。
可选的，所述在所述源漏区形成金属硅化物层，包括：
形成暴露所述源漏区的掩膜层；
以所述掩膜层为掩蔽，通过金属硅化工艺在所述源漏区形成所述金属硅化物层。
可选的，所述掩膜层暴露部分所述源漏区。
可选的，所述栅极为多晶硅或非晶硅，所述方法还包括：
在所述栅极形成金属硅化物层。
可选的，所述在所述栅极形成金属硅化物层，包括：
形成暴露所述栅极的掩膜层；
以所述掩膜层为掩蔽，通过金属硅化工艺在所述栅极形成所述金属硅化物层。
可选的，所述掩膜层暴露部分所述栅极。
本申请实施例提供了一种DDD UHV MOS器件结构，包括：
衬底；
所述衬底上的栅极；
所述栅极两侧衬底中的浅掺杂区，所述浅掺杂区中的源漏区；
所述源漏区的金属硅化物层。
可选的，所述金属硅化物层覆盖部分所述源漏区。
可选的，所述栅极为多晶硅或非晶硅，所述器件还包括：
所述栅极上的金属硅化物层。
可选的，所述金属硅化物层覆盖部分所述栅极。
本申请实施例提供了一种DDD UHV MOS器件结构及其制造方法，在衬底上可以形成有栅极，在栅极两侧的衬底中形成有浅掺杂区，在浅掺杂区可以形成源漏区，源漏区可以形成金属硅化物层，这样在源漏区与***电路中的接触塞连接时，在确保UHV高的击穿电压的同时，金属硅化物层可以与源漏区形成良好接触，降低接触塞和源漏之间的接触电阻，从而降低器件的整体功耗，提高器件性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了本申请实施例提供的一种DDD UHV MOS器件结构的制造方法的流程示意图；
图2-7示出了根据本申请实施例提供的一种DDD UHV MOS器件结构过程中的结构示意图，其中，示图a为本申请实施例中DDD UHV MOS器件结构的俯视示意图，示图b为示图a中器件结构的AA向剖视图；
图8示出了本申请实施例提供的DDD UHV MOS器件的性能示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，DDD UHV MOS器件与其他器件连接时，可以通过金属和DDD UHV MOS器件中的半导体材料接触以形成电连接，例如在源漏区可以形成接触塞，源漏区与接触塞之间即为半导体和金属之间的接触，而金属和半导体材料之间的接触电阻通常较大，导致DDD UHV MOS器件的整体功耗较高，器件性能随之下降。
基于以上技术问题，本申请实施例提供了一种DDD UHV MOS器件结构及其制造方法，在衬底上可以形成有栅极，在栅极两侧的衬底中形成有浅掺杂区，在浅掺杂区可以形成源漏区，源漏区可以形成金属硅化物层，这样在源漏区与***电路中的接触塞连接时，在确保UHV高的击穿电压的同时，金属硅化物层可以与源漏区形成良好接触，降低接触塞和源漏之间的接触电阻，从而降低器件的整体功耗，提高器件性能。
为了更好的理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参考图1所示，为本申请实施例提供的一种DDD UHV MOS器件结构的制造方法的流程图，该方法可以包括以下步骤：
S101，提供衬底100，所述衬底100上形成有栅极112，在栅极112两侧的衬底100中形成有浅掺杂区121，参考图2、3、4和5所示。
在本申请实施例中，衬底100可以为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，该衬底100可以为硅衬底。
在衬底100中可以已经形成有隔离结构(图未示出)，隔离结构可以包括二氧化硅或其他可以分开器件的有源区的材料，隔离结构例如可以为浅沟槽隔离(STI，ShallowTrench Isolation)，隔离结构的周围的衬底区域即为有源区，该有源区可以是有阱掺杂也可以没有阱掺杂。
在有源区的衬底100上，已经形成有栅极112，栅极112与衬底100之间还形成有栅介质层111，参考图2所示，其中图2(a)为本申请实施例提供的一种DDD UHV MOS在制造流程中的器件结构的俯视示意图，图2(b)为图2(a)中的器件结构在AA方向上的剖面示意图。
本申请实施例中，栅介质层111例如可以为热氧化层或其他合适的介质材料，例如氧化硅或高k介质材料，高k介质栅材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等中的一种或其中几种的组合。栅极112可以为单层或多层结构，例如可以为多晶硅、非晶硅或金属电极材料或他们的组合，金属电极材料可以为TiN、TiAl、Al、TaN、TaC、W一种或多种组合。可以在生长栅介质材料以及栅极材料之后，进行图案化，来形成栅介质层111及其上的栅极112。图案化后的栅极112可以通过氧化工艺来修复表面的缺陷。
在形成栅极112后，可以在栅极112两侧的衬底100中形成浅掺杂区121，浅掺杂区121可以作为器件的缓冲区，参考图3所示，其中，图3(a)为本申请实施例提供的一种DDDUHV MOS在制造流程中的器件结构的俯视示意图，图3(b)为图3(a)中的器件结构在AA方向上的剖面示意图。形成浅掺杂区121的掺杂工艺可以有多种，例如离子注入、扩散等。浅掺杂区121中可以有N型或P型的掺杂粒子，掺杂粒子的浓度较低，N型掺杂的掺杂粒子例如可以为N、P、As等，P型掺杂的掺杂粒子例如可以为B、Al、Ga或In等。
在形成浅掺杂区121后，可以在栅极112的侧壁上形成侧墙113，侧墙113可以是叠层结构，可以包括氧化硅、氮化硅、氮氧化硅或他们的组合，在本申请实施例中，侧墙113可以包括由内向外依次层叠的氧化硅、氮化硅的叠层。在侧墙113的形成工艺中，可以依次沉积氧化硅和氮化硅，采用各向异性刻蚀，例如可以为RIE(反应离子刻蚀)，沿垂直方向进行侧墙113材料的刻蚀，直至暴露衬底100的表面，这样，栅极112上表面以及栅极112侧壁之外的侧墙材料都将被去除，仅栅极112侧壁的侧墙材料保留下来，从而，形成侧墙113，参考图4所示，图4(a)为本申请实施例提供的一种DDD UHV MOS在制造流程中的器件结构的俯视示意图，图4(b)为图4(a)中的器件结构在AA方向上的剖面示意图。
S102，在浅掺杂区121形成源漏区122，参考图5所示。
可以根据器件类型的需要，在浅掺杂区121形成源漏区122，具体的，可以注入N型或P型的掺杂粒子，源漏区122的掺杂粒子与浅掺杂区121的掺杂粒子的类型相同，且源漏区122的掺杂粒子浓度大于浅掺杂区121的掺杂粒子浓度。浅掺杂区121的掺杂粒子为N型时，源漏区122的掺杂粒子为N型，源漏区122可以视为N型重掺杂(N plus，NP)区；浅掺杂区121的掺杂粒子为P型时，源漏区122的掺杂粒子为P型，源漏区122可以视为P型重掺杂(P plus，PP)区。具体实施时，可以通过离子注入掺杂粒子，并进行退火激活掺杂，来形成源漏区122。
参考图5所示，图5(a)为本申请实施例提供的一种DDD UHV MOS在制造流程中的器件结构的俯视示意图，图5(b)为图5(a)中的器件结构在AA方向上的剖面示意图。其中，在平行于衬底100表面的平面内，源漏区122可以位于浅掺杂区121的中心，且源漏区122的面积明显小于浅掺杂区121的面积，参考图5(a)所示，这样可以源漏区122与栅极112之间具有一定的距离，便于DDD UHV MOS器件在高压下的正常工作。源漏区122的掺杂深度可以小于浅掺杂区121的掺杂深度，参考图5(b)所示。
S103，在源漏区122形成金属硅化物层123，参考图6和7。
在形成源漏区122后，还可以进行金属硅化工艺，在源漏区122上形成金属硅化物层123，栅极112为多晶硅或非晶硅时，还可以同时在栅极112上形成金属硅化物层115，参考图7所示，图7(a)为本申请实施例提供的DDD UHV MOS在制造流程中的器件结构的俯视示意图，图7(b)为图7(a)中的器件结构在AA方向上的剖面示意图。
金属硅化物层115/123可以通过金属硅化工艺形成，金属硅化工艺中，在生成金属层之后，可以通过热处理工艺，使得金属和与其接触的半导体材料之间发生反应，而其他介质材料并不与金属发生反应，从而形成金属硅化物层115/123。
然而，在本申请实施例中，源漏区122只占浅掺杂区121的部分面积，若直接通过金属硅化工艺，则金属硅化物层将会覆盖整个浅掺杂区121，而金属硅化物层的导电性相比于浅掺杂区的导电性较好，容易导致DDD UHV MOS器件漏电流高。
因此，本申请实施例中，在源漏区122形成金属硅化物层123之前，还可以形成掩膜层114，参考图6所示，其中，图6(a)为本申请实施例提供的DDD UHV MOS在制造流程中的器件结构的俯视示意图，图6(b)为图6(a)中的器件结构在AA方向上的剖面示意图。掩膜层114可以暴露源漏区122，当然，若需要在栅极112形成金属硅化物层115，则该掩膜层114还可以暴露栅极112。具体的，可以沉积掩膜材料，对掩膜材料进行刻蚀得到掩膜层114。
在具体实施时，暴露源漏区122的掩膜层114是通过掩膜材料的沉积和刻蚀得到的，因此若对掩膜材料的刻蚀对准精度不高，则掩膜层114可能暴露部分浅掺杂区121，为了使形成的掩膜层114不暴露浅掺杂区121，可以令掩膜层114只暴露部分源漏区122，即令掩膜层114暴露的源漏区122的面积小于源漏区122上表面的总面积。相应的，掩膜层114也可以只暴露部分栅极112，即令掩膜层114暴露的栅极112的面积小于栅极112上表面的总面积。
在形成掩膜层114后，可以以掩膜层为掩蔽，进行金属硅化工艺，从而形成金属硅化物115/123，参考图7所示。由于暴露出的半导体材料只有源漏区122，或者只有源漏区122和栅极112，则形成的金属硅化物层123仅覆盖源漏区122，或者形成的金属硅化物层123覆盖源漏区122，同时形成的金属硅化物层115覆盖栅极112。
在本申请实施例中，金属的材料例如可以为Ni、Ti或Co等，在暴露的硅上通过Ni、Ti、Co等的金属硅化工艺之后，形成金属硅化物层分别为NiSix、TiSix、CoSix。可以理解的是，此处的金属层以及金属硅化物层仅为示例，还可以为其他任意可以由可以发生金属硅化反应的金属材料形成的金属硅化物层，本申请对此不作特别的限定。
可以理解的是，在掩膜层114只暴露部分源漏区122时，源漏区122上形成的金属硅化物层123也只覆盖部分源漏区122，即形成的金属硅化物层123的面积小于源漏区122上表面的总面积；在掩膜层114只暴露部分栅极112时，栅极112上形成的金属硅化物层115也只覆盖部分栅极112，即形成的金属硅化物层115的面积小于栅极112上表面的总面积。这样可以避免金属硅化物层115/123覆盖在器件中的其他位置，因此在保证器件的正常工作的前提下，通过增加金属硅化物层115/123来降低接触电阻，提高器件性能。
参考图8所示，为本申请实施例中DDD HUV MOS器件的性能示意图，包括金属硅化物层与源漏区在不同相对位置下，器件的电流Id(单位：A)和电压Vd(单位：V)的关系曲线，其中，完全覆盖表示的曲线为金属硅化物层完全覆盖源漏区和浅掺杂区的电流和电压的关系曲线，0um表示的曲线为金属硅化物所在区域和源漏区完全重合的器件中的电流和电压的关系曲线，0.05um和0.1um表示的曲线分别为金属硅化物所在的区域小于源漏区，且金属硅化物的边缘距离源漏区的边缘0.05um和0.1um的器件中的电流和电压的关系曲线，-0.05um表示的曲线为金属硅化物所在的区域大于源漏区，且金属硅化物的边缘距离源漏区的边缘0.05um的器件中的电流和电压的关系曲线。由此可见，当金属硅化物形成在源漏区之内时，器件漏电流较低，击穿电压可以高于25V；当金属硅化物形成在源漏区之外时，漏电流较高，容易发生纵向的穿通。
之后，可以继续器件的其他加工工艺，可以包括：在源漏区122上形成层间介质层以及可以贯通层间介质层至源漏区122的接触塞(图未示出)等，接触塞与源漏区122的金属硅化物层123接触；在栅极112为多晶硅或非晶硅时，还可以形成贯通层间介质层至栅极112的接触塞(图未示出)，接触塞与栅极112上的金属硅化物层115接触。
本申请实施例提供了一种DDD UHV MOS器件结构的制造方法，在衬底上可以形成有栅极，在栅极两侧的衬底中形成有浅掺杂区，在浅掺杂区可以形成源漏区，源漏区可以形成金属硅化物层，这样在源漏区与***电路中的接触塞连接时，在确保UHV高的击穿电压的同时，金属硅化物层可以与源漏区形成良好接触，降低接触塞和源漏之间的接触电阻，从而降低器件的整体功耗，提高器件性能。
以上对本申请实施例的DDD UHV MOS器件结构的制造方法进行了说明，此外，本申请实施例还提供了由上述方法形成的DDD UHV MOS器件结构，参考图7所示，包括：
衬底100；
所述衬底100上的栅极112；
所述栅极112两侧衬底100中的浅掺杂区121，所述浅掺杂区121中的源漏区122，所述源漏区122的面积小于所述浅掺杂区121；
所述源漏区122的金属硅化物层123。
可选的，所述金属硅化物层123覆盖部分所述源漏区122。
可选的，所述栅极112为多晶硅或非晶硅，所述器件结构还包括：
所述栅极112的金属硅化物层115。
可选的，所述金属硅化物层115覆盖部分所述栅极112。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于存储器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种DDD UHV MOS器件结构的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有栅极，在所述栅极两侧的衬底中形成有浅掺杂区；
在所述浅掺杂区形成源漏区；
在所述源漏区形成金属硅化物层。
2.根据权利要求1所述的方法，其特征在于，所述在所述源漏区形成金属硅化物层，包括：
形成暴露所述源漏区的掩膜层；
以所述掩膜层为掩蔽，通过金属硅化工艺在所述源漏区形成所述金属硅化物层。
3.根据权利要求2所述的方法，其特征在于，所述掩膜层暴露部分所述源漏区。
4.根据权利要求1所述的方法，其特征在于，所述栅极为多晶硅或非晶硅，所述方法还包括：
在所述栅极形成金属硅化物层。
5.根据权利要求4所述的方法，其特征在于，所述在所述栅极形成金属硅化物层，包括：
形成暴露所述栅极的掩膜层；
以所述掩膜层为掩蔽，通过金属硅化工艺在所述栅极形成所述金属硅化物层。
6.根据权利要求5所述的方法，其特征在于，所述掩膜层暴露部分所述栅极。
7.一种DDD UHV MOS器件结构，其特征在于，包括：
衬底；
所述衬底上的栅极；
所述栅极两侧衬底中的浅掺杂区，所述浅掺杂区中的源漏区；
所述源漏区的金属硅化物层。
8.根据权利要求7所述的器件结构，其特征在于，所述金属硅化物层覆盖部分所述源漏区。
9.根据权利要求7所述的器件结构，其特征在于，所述栅极为多晶硅或非晶硅，所述器件还包括：
所述栅极上的金属硅化物层。
10.根据权利要求9所述的器件结构，其特征在于，所述金属硅化物层覆盖部分所述栅极。
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