JPH07109888B2 - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
- Publication number
- JPH07109888B2 JPH07109888B2 JP34465393A JP34465393A JPH07109888B2 JP H07109888 B2 JPH07109888 B2 JP H07109888B2 JP 34465393 A JP34465393 A JP 34465393A JP 34465393 A JP34465393 A JP 34465393A JP H07109888 B2 JPH07109888 B2 JP H07109888B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- region
- forming
- gate
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、トランジスタの製造方
法に関し、特に短チャネル効果、ホットキャリア効果を
防止したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造のトランジスタの製造方法に関する。
法に関し、特に短チャネル効果、ホットキャリア効果を
防止したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造のトランジスタの製造方法に関する。
【０００２】
【従来の技術】半導体装置が高集積化されることにした
がって、素子の大きさはサブミクロン領域まで小形化さ
れており、これにより新しい製造技術が継続して開発さ
れている。サブミクロン級半導体装置の製造技術は高集
積化に応じて小形化すると共に、高性能の維持が要求さ
れ、かつ信頼性の保障も要求される。
がって、素子の大きさはサブミクロン領域まで小形化さ
れており、これにより新しい製造技術が継続して開発さ
れている。サブミクロン級半導体装置の製造技術は高集
積化に応じて小形化すると共に、高性能の維持が要求さ
れ、かつ信頼性の保障も要求される。
【０００３】特に、高集積化にしたがって発生する信頼
性に関連する一つとしては、トランジスタにおけるホッ
トキャリヤによる素子の劣化である。これは非常に大き
い問題である。この問題を解消するためにＬＤＤ構造の
低濃度の不純物領域であるｎ- 領域上の酸化膜に捕獲さ
れる電荷を適切に調節するこにより、ホットキャリヤに
よる素子の劣化を防止することができる。
性に関連する一つとしては、トランジスタにおけるホッ
トキャリヤによる素子の劣化である。これは非常に大き
い問題である。この問題を解消するためにＬＤＤ構造の
低濃度の不純物領域であるｎ- 領域上の酸化膜に捕獲さ
れる電荷を適切に調節するこにより、ホットキャリヤに
よる素子の劣化を防止することができる。
【０００４】この面から提案された技術が米国特許４，
９０７，０４８号および同４，９６３，０５４号に開示
された逆Ｔ型ＬＤＤ（以下、‘ＩＴＬＤＤ’という）構
造である。図１に前記ＩＴＬＤＤ構造を有するトランジ
スタの製造工程を示す。図１のようにｐ型半導体基板１
０上に薄いゲート絶縁膜１１を形成し、その上にポリシ
リコン層１２と酸化膜１３を順次形成した後、フォトレ
ジスト（ＰＲ）を塗布し、これをゲートパターンでパタ
ーニングする。図２のように前記フォトレジストパター
ンをマスクとして前記酸化膜１３をエッチングし、前記
ポリシリコン層１２を一定の厚さだけエッチングし、一
定の厚さを残した後フォトレジストを除去する。図３の
ように、ｎ型不純物を低濃度でイオン注入してｎ- 領域
１４，１５を形成する。図４のように、前記結果物の全
面に酸化膜を形成した後これをエッチングバックして前
記ポリシリコンゲート１２の側面に酸化膜スペーサ１６
を形成する。図５のように、前記酸化膜スペーサ１６を
マスクとして前記ゲートの形成時に一定厚さで半導体基
板上に残ったポリシリコン層の部分を選択的にエッチン
グして逆Ｔ型ゲート１２を形成する。図６のように、ｎ
型不純物を高濃度でイオン注入して前記形成されたｎ-
領域１４，１５内にｎ+ 領域１７，１８を形成すること
によりＬＤＤ構造のソース１４，１７およびドレイン１
５，１８を形成する。
９０７，０４８号および同４，９６３，０５４号に開示
された逆Ｔ型ＬＤＤ（以下、‘ＩＴＬＤＤ’という）構
造である。図１に前記ＩＴＬＤＤ構造を有するトランジ
スタの製造工程を示す。図１のようにｐ型半導体基板１
０上に薄いゲート絶縁膜１１を形成し、その上にポリシ
リコン層１２と酸化膜１３を順次形成した後、フォトレ
ジスト（ＰＲ）を塗布し、これをゲートパターンでパタ
ーニングする。図２のように前記フォトレジストパター
ンをマスクとして前記酸化膜１３をエッチングし、前記
ポリシリコン層１２を一定の厚さだけエッチングし、一
定の厚さを残した後フォトレジストを除去する。図３の
ように、ｎ型不純物を低濃度でイオン注入してｎ- 領域
１４，１５を形成する。図４のように、前記結果物の全
面に酸化膜を形成した後これをエッチングバックして前
記ポリシリコンゲート１２の側面に酸化膜スペーサ１６
を形成する。図５のように、前記酸化膜スペーサ１６を
マスクとして前記ゲートの形成時に一定厚さで半導体基
板上に残ったポリシリコン層の部分を選択的にエッチン
グして逆Ｔ型ゲート１２を形成する。図６のように、ｎ
型不純物を高濃度でイオン注入して前記形成されたｎ-
領域１４，１５内にｎ+ 領域１７，１８を形成すること
によりＬＤＤ構造のソース１４，１７およびドレイン１
５，１８を形成する。
【０００５】このように製造されるＩＴＬＤＤ構造のト
ランジスタは、ｎ- 領域１４，１５が完全にオーバラッ
プされてゲートの影響を受けるように形成されているの
で、ホットキャリヤに対する耐性を向上させることがで
き、ホットキャリヤによる素子の劣化を防止することが
できる。
ランジスタは、ｎ- 領域１４，１５が完全にオーバラッ
プされてゲートの影響を受けるように形成されているの
で、ホットキャリヤに対する耐性を向上させることがで
き、ホットキャリヤによる素子の劣化を防止することが
できる。
【０００６】しかしながら上述した製造工程から分かる
ようにゲートの形成のためのポリシリコン層を形成した
後、逆Ｔ型構造のゲートを形成するためにゲートマスク
を利用して、前記ポリシリコン層を一定量をエッチング
した後、さらに逆Ｔ型の形状を作らなければならない。
この時エッチング終了点を調節するには難しい問題があ
る。
ようにゲートの形成のためのポリシリコン層を形成した
後、逆Ｔ型構造のゲートを形成するためにゲートマスク
を利用して、前記ポリシリコン層を一定量をエッチング
した後、さらに逆Ｔ型の形状を作らなければならない。
この時エッチング終了点を調節するには難しい問題があ
る。
【０００７】図７，８はさらに他の逆Ｔ型ゲート構造を
有するトランジスタを示したものである。前記の逆Ｔ型
構造を形成する時のポリシリコンのエッチング終了点の
調節の難しい問題を解決するための構造であって、米国
特許５，１７５，１１９号に開示された技術である。
有するトランジスタを示したものである。前記の逆Ｔ型
構造を形成する時のポリシリコンのエッチング終了点の
調節の難しい問題を解決するための構造であって、米国
特許５，１７５，１１９号に開示された技術である。
【０００８】この製造方法は、図７のように、フィール
ド酸化膜２１により活性領域と素子分離領域とに区分さ
れた半導体基板２０の活性領域上にゲート酸化膜２２と
第１ポリシリコン層２３を形成した後、この上にＰＳＧ
（Ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）２
４を蒸着し、このＰＳＧの所定領域にゲート領域を形成
した後、前記ゲート領域の側壁にＰＳＧからなるスペー
サ２５を形成する。
ド酸化膜２１により活性領域と素子分離領域とに区分さ
れた半導体基板２０の活性領域上にゲート酸化膜２２と
第１ポリシリコン層２３を形成した後、この上にＰＳＧ
（Ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）２
４を蒸着し、このＰＳＧの所定領域にゲート領域を形成
した後、前記ゲート領域の側壁にＰＳＧからなるスペー
サ２５を形成する。
【０００９】ついでｐ型不純物をイオン注入して半導体
基板にチャネル領域およびパンチスルー防止領域になる
ｐ型領域３１を形成した後、前記ＰＳＧ２４，２５に形
成されたゲート領域内に、前記第２ポリシリコン層２６
を詰めた後、前記ＰＳＧ全体を除去する。図８のよう
に、前記第２ポリシリコン層２６をマスクとしてｎ型不
純物を低濃度イオン注入してｎ- 領域２８を形成するこ
とによりＬＤＤ領域を形成する。
基板にチャネル領域およびパンチスルー防止領域になる
ｐ型領域３１を形成した後、前記ＰＳＧ２４，２５に形
成されたゲート領域内に、前記第２ポリシリコン層２６
を詰めた後、前記ＰＳＧ全体を除去する。図８のよう
に、前記第２ポリシリコン層２６をマスクとしてｎ型不
純物を低濃度イオン注入してｎ- 領域２８を形成するこ
とによりＬＤＤ領域を形成する。
【００１０】前記第２ポリシリコン層２６の側面に、ス
ペーサ２９を形成し、前記第２ポリシリコン層２６およ
びスペーサ２９をマスクとして前記第１ポリシリコン層
２３をエッチングして第１ポリシリコン層２３および前
記第２ポリシリコン層２６からなる逆Ｔ型構造のゲート
を形成した後、ｎ型不純物を高濃度でイオン注入してｎ
+ ソース／ドレイン領域３０を形成することにより、逆
Ｔ型構造のゲートを有するＬＤＤトランジスタを完成す
る。
ペーサ２９を形成し、前記第２ポリシリコン層２６およ
びスペーサ２９をマスクとして前記第１ポリシリコン層
２３をエッチングして第１ポリシリコン層２３および前
記第２ポリシリコン層２６からなる逆Ｔ型構造のゲート
を形成した後、ｎ型不純物を高濃度でイオン注入してｎ
+ ソース／ドレイン領域３０を形成することにより、逆
Ｔ型構造のゲートを有するＬＤＤトランジスタを完成す
る。
【００１１】
【発明が解決しようとする課題】上述した図７，８のＩ
ＴＬＤＤ構造の製造方法は、逆Ｔ型構造を有する図１〜
図６の方法に比べて正確に形成することができるが、工
程が複雑化となる問題がある。また、双方のＩＴＬＤＤ
製造方法においては、ゲート形成の後ソース／ドレイン
を形成するためにイオン注入を行う工程において、イオ
ン注入を行った後、熱処理して注入された不純物を拡散
させる場合、側面拡散（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓ
ｉｏｎ）が起ることとなって、チャネルが短くなる。こ
れはサブミクロン級の素子においては非常に大きい問題
である。
ＴＬＤＤ構造の製造方法は、逆Ｔ型構造を有する図１〜
図６の方法に比べて正確に形成することができるが、工
程が複雑化となる問題がある。また、双方のＩＴＬＤＤ
製造方法においては、ゲート形成の後ソース／ドレイン
を形成するためにイオン注入を行う工程において、イオ
ン注入を行った後、熱処理して注入された不純物を拡散
させる場合、側面拡散（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓ
ｉｏｎ）が起ることとなって、チャネルが短くなる。こ
れはサブミクロン級の素子においては非常に大きい問題
である。
【００１２】このような短チャネル効果問題は、ＩＴＬ
ＤＤ構造のトランジスタのみならず、従来イオン注入に
よりソース／ドレインを形成する全てのトランジスタに
も該当する問題である。これを改善するために浅い接合
（Ｓｈａｌｌｏｗ ｊｕｎｃｔｉｏｎ）を形成するため
の技術工夫が進行されており熱処理工程を低減してソー
ス／ドレインの拡散を抑制しようとする努力が進行され
ている。本発明の目的は、短チャネル効果を抑制し、ホ
ットキャリヤ特性を改善することができるＬＤＤ構造の
トランジスタの製造方法を提供することにある。
ＤＤ構造のトランジスタのみならず、従来イオン注入に
よりソース／ドレインを形成する全てのトランジスタに
も該当する問題である。これを改善するために浅い接合
（Ｓｈａｌｌｏｗ ｊｕｎｃｔｉｏｎ）を形成するため
の技術工夫が進行されており熱処理工程を低減してソー
ス／ドレインの拡散を抑制しようとする努力が進行され
ている。本発明の目的は、短チャネル効果を抑制し、ホ
ットキャリヤ特性を改善することができるＬＤＤ構造の
トランジスタの製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、フィールド酸化膜２により活性
領域と素子分離領域とに分離された第１導電型の半導体
基板１に、第２導電型の不純物を低濃度でイオン注入し
て第２導電型の低濃度不純物領域３を形成する工程と、
前記低濃度不純物領域３上に第１絶縁膜４を形成した
後、所定部分を選択的にエッチングする工程と、前記エ
ッチングされた第１絶縁膜４の側壁に、第２絶縁膜スペ
ーサ５を形成する工程と、前記第１絶縁膜４および第２
絶縁膜スペーサ５をマスクとして第１導電型の不純物を
選択的にイオン注入して半導体基板の所定領域に第１導
電型の不純物領域６を形成する工程と、前記第２絶縁膜
スペーサを除去する工程と、前記第１絶縁膜が選択的に
エッチングされた領域上にゲート絶縁膜７を形成する工
程と、前記ゲート絶縁膜７上にゲート８を形成する工程
と、前記第１絶縁膜を除去する工程と、前記ゲート８を
マスクとして前記第２導電型の不純物を選択的に高濃度
でイオン注入して第２導電型の高濃度のソース／ドレイ
ン領域９を形成する工程と、を含む。
めに、本発明によれば、フィールド酸化膜２により活性
領域と素子分離領域とに分離された第１導電型の半導体
基板１に、第２導電型の不純物を低濃度でイオン注入し
て第２導電型の低濃度不純物領域３を形成する工程と、
前記低濃度不純物領域３上に第１絶縁膜４を形成した
後、所定部分を選択的にエッチングする工程と、前記エ
ッチングされた第１絶縁膜４の側壁に、第２絶縁膜スペ
ーサ５を形成する工程と、前記第１絶縁膜４および第２
絶縁膜スペーサ５をマスクとして第１導電型の不純物を
選択的にイオン注入して半導体基板の所定領域に第１導
電型の不純物領域６を形成する工程と、前記第２絶縁膜
スペーサを除去する工程と、前記第１絶縁膜が選択的に
エッチングされた領域上にゲート絶縁膜７を形成する工
程と、前記ゲート絶縁膜７上にゲート８を形成する工程
と、前記第１絶縁膜を除去する工程と、前記ゲート８を
マスクとして前記第２導電型の不純物を選択的に高濃度
でイオン注入して第２導電型の高濃度のソース／ドレイ
ン領域９を形成する工程と、を含む。
【００１４】
【実施例】以下、図面に基づいて本発明を詳述する。図
９〜図１５は本発明によるＬＤＤ構造のトランジスタの
製造方法を示す工程図である。図９のように、フィール
ド酸化膜２により活性領域と素子分離領域とに区分され
たｐ型半導体基板１の活性領域に、ｎ型不純物をイオン
注入してｎ-領域３を形成する。
９〜図１５は本発明によるＬＤＤ構造のトランジスタの
製造方法を示す工程図である。図９のように、フィール
ド酸化膜２により活性領域と素子分離領域とに区分され
たｐ型半導体基板１の活性領域に、ｎ型不純物をイオン
注入してｎ-領域３を形成する。
【００１５】図１０のように、前記ｎ- 領域３上に第１
絶縁膜４としての窒化膜を形成した後、ゲート形成用マ
スク（図示せず）を利用してゲートの形成される領域の
前記窒化膜を選択的にエッチングする。図１１のよう
に、前記の結果物全面に第２絶縁膜５としての前記第１
絶縁膜である窒化膜４とのエッチング選択比の大きい絶
縁物質としての酸化膜を蒸着した後、これをエッチング
バックして前記窒化膜４の側面に酸化膜スペーサ５を形
成する。チャネル領域の形成およびパンチスルー防止領
域の形成のためにｐ型不純物をイオン注入して図１２の
ように、ｐ型領域６を形成する。
絶縁膜４としての窒化膜を形成した後、ゲート形成用マ
スク（図示せず）を利用してゲートの形成される領域の
前記窒化膜を選択的にエッチングする。図１１のよう
に、前記の結果物全面に第２絶縁膜５としての前記第１
絶縁膜である窒化膜４とのエッチング選択比の大きい絶
縁物質としての酸化膜を蒸着した後、これをエッチング
バックして前記窒化膜４の側面に酸化膜スペーサ５を形
成する。チャネル領域の形成およびパンチスルー防止領
域の形成のためにｐ型不純物をイオン注入して図１２の
ように、ｐ型領域６を形成する。
【００１６】図１３のように、前記酸化膜スペーサを除
去した後、ゲートの形成の領域上にゲート絶縁膜７を形
成し、ついでポリシリコンを蒸着し、これをエッチング
バックして前記窒化膜４のエッチングされた領域に詰め
るように、前記ゲート酸化膜７上にゲート８を形成す
る。
去した後、ゲートの形成の領域上にゲート絶縁膜７を形
成し、ついでポリシリコンを蒸着し、これをエッチング
バックして前記窒化膜４のエッチングされた領域に詰め
るように、前記ゲート酸化膜７上にゲート８を形成す
る。
【００１７】図１４のように、前記窒化膜４を除去した
後ｎ型不純物を高濃度でイオン注入して図１５のよう
に、ｎ+ 領域９を形成することにより、ｎ- 領域３と前
記ｎ+ソース／ドレイン領域９とからなるＬＤＤ構造の
ソース／ドレインを有するトランジスタを完成する。
後ｎ型不純物を高濃度でイオン注入して図１５のよう
に、ｎ+ 領域９を形成することにより、ｎ- 領域３と前
記ｎ+ソース／ドレイン領域９とからなるＬＤＤ構造の
ソース／ドレインを有するトランジスタを完成する。
【００１８】ＣＭＯＳである場合には、ｐ型半導体基板
にｎ型ウェル（図示せず）を形成し、このｎ型ウェル内
の所定部分にチャネル領域およびパンチスルー防備領域
としてのｎ型領域６とＬＤＤ領域であるｐ- 領域３およ
びｐ+ ソース／ドレイン領域９を前述した製造方法と同
一の工程により各々形成する。
にｎ型ウェル（図示せず）を形成し、このｎ型ウェル内
の所定部分にチャネル領域およびパンチスルー防備領域
としてのｎ型領域６とＬＤＤ領域であるｐ- 領域３およ
びｐ+ ソース／ドレイン領域９を前述した製造方法と同
一の工程により各々形成する。
【００１９】上記実施例では、ｐ型基板にトランジスタ
を形成する場合について説明したが、ＣＭＯＳを製造す
る場合には、ｐ型基板に形成されたｎウェル領域に、ｐ
- 領域のＬＤＤ領域とｐ+ ソース／ドレインとからなる
トランジスタを、上述した製造方法により形成するか、
またはｎ型基板に形成されたｐウェル領域に、上述した
製造工程によりｎ- 領域のＬＤＤ領域とｎ+ ソース／ド
レインとからなるトランジスタを形成する。
を形成する場合について説明したが、ＣＭＯＳを製造す
る場合には、ｐ型基板に形成されたｎウェル領域に、ｐ
- 領域のＬＤＤ領域とｐ+ ソース／ドレインとからなる
トランジスタを、上述した製造方法により形成するか、
またはｎ型基板に形成されたｐウェル領域に、上述した
製造工程によりｎ- 領域のＬＤＤ領域とｎ+ ソース／ド
レインとからなるトランジスタを形成する。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
ゲートを形成する前に、先にＬＤＤ領域であるｎ- 領域
３を形成しチャネル領域にｐ型領域６を形成した後、ゲ
ートを形成し、ソース／ドレイン領域９を形成すること
により、接合の深さが深い場合側面拡散により発生する
短チャネル効果を防止することができる。また、ｎ- 領
域３がゲートに完全にオーバラップされるように形成さ
れているので、従来の逆Ｔ型構造ではない通常のゲート
構造であって、逆Ｔ型トランジスタと同一の特性を有す
るので、従来の製造工程上多い問題があり、かつ工程が
複雑な逆Ｔ型構造のトランジスタに比べて、容易に製造
することができ、しかも逆Ｔ型構造のトランジスタの向
上された特性と同一の特性を有するトランジスタを実現
することができる。
ゲートを形成する前に、先にＬＤＤ領域であるｎ- 領域
３を形成しチャネル領域にｐ型領域６を形成した後、ゲ
ートを形成し、ソース／ドレイン領域９を形成すること
により、接合の深さが深い場合側面拡散により発生する
短チャネル効果を防止することができる。また、ｎ- 領
域３がゲートに完全にオーバラップされるように形成さ
れているので、従来の逆Ｔ型構造ではない通常のゲート
構造であって、逆Ｔ型トランジスタと同一の特性を有す
るので、従来の製造工程上多い問題があり、かつ工程が
複雑な逆Ｔ型構造のトランジスタに比べて、容易に製造
することができ、しかも逆Ｔ型構造のトランジスタの向
上された特性と同一の特性を有するトランジスタを実現
することができる。
【図面の簡単な説明】
【図１】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。
図である。
【図２】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。
図である。
【図３】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。
図である。
【図４】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。
図である。
【図５】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。
図である。
【図６】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。
図である。
【図７】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。
図である。
【図８】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。
図である。
【図９】本発明によるＬＤＤ構造のトランジスタの製造
方法を示す工程図である。
方法を示す工程図である。
【図１０】本発明によるＬＤＤ構造のトランジスタの製
造方法を示す工程図である。
造方法を示す工程図である。
【図１１】本発明によるＬＤＤ構造のトランジスタの製
造方法を示す工程図である。
造方法を示す工程図である。
【図１２】本発明によるＬＤＤ構造のトランジスタの製
造方法を示す工程図である。
造方法を示す工程図である。
【図１３】本発明によるＬＤＤ構造のトランジスタの製
造方法を示す工程図である。
造方法を示す工程図である。
【図１４】本発明によるＬＤＤ構造のトランジスタの製
造方法を示す工程図である。
造方法を示す工程図である。
【図１５】本発明によるＬＤＤ構造のトランジスタの製
造方法を示す工程図である。
造方法を示す工程図である。
１ 半導体基板 ２ フィールド酸化膜 ３ 低濃度の不純物領域（ｎ- 領域） ４ 第１絶縁膜 ５ 第２絶縁膜スペーサ ６ 不純物領域（ｐ型領域） ７ ゲート絶縁膜 ８ ゲート ９ ｎ+ ソース／ドレイン領域
Claims (12)
- 【請求項１】 第１導電型の半導体基板（１）に、第２
導電型の不純物を低濃度でイオン注入して第２導電型の
低濃度の不純物領域（３）を形成する工程と、 前記低濃度の不純物領域（３）上に第１絶縁膜（４）を
形成した後、所定部分を選択的にエッチングする工程
と、 前記エッチングされた第１絶縁膜（４）の側壁に、第２
絶縁膜スペーサ（５）を形成する工程と、 前記第１絶縁膜（４）および第２絶縁膜スペーサ（５）
をマスクとして第１導電型の不純物を選択的にイオン注
入して、半導体基板の所定領域に基板の濃度と異なる第
１導電型の不純物領域（６）を形成する工程と、 前記第２絶縁膜スペーサを除去する工程と、 前記第１絶縁膜が選択的にエッチングされた領域上にゲ
ート絶縁膜（７）を形成する工程と、 前記ゲート絶縁膜（７）上にゲート（８）を形成する工
程と、 前記第１絶縁膜を除去する工程と、 前記ゲート（８）をマスクとして前記第２導電型の不純
物を選択的に高濃度でイオン注入して第２導電型の高濃
度のソース／ドレイン領域（９）を形成する工程と、を
含むことを特徴とするトランジスタの製造方法。 - 【請求項２】 前記第２導電型の低濃度の不純物領域
（３）は、ｎ- 領域であることを特徴とする請求項１記
載のトランジスタの製造方法。 - 【請求項３】 前記第１絶縁膜（４）は、窒化膜である
ことを特徴とする請求項１記載のトランジスタの製造方
法。 - 【請求項４】 前記第２絶縁膜スペーサ（５）は、第１
絶縁膜を形成した後所定部分を選択的にエッチングする
工程後に、結果物の全面に酸化膜を蒸着したのちエッチ
ングバックして形成することを特徴とする請求項１記載
のトランジスタの製造方法。 - 【請求項５】 前記第１絶縁膜は、酸化膜であることを
特徴とする請求項１記載のトランジスタの製造方法。 - 【請求項６】 前記第２絶縁膜スペーサ（５）の形成
は、第１絶縁膜（４）を形成する工程、第２絶縁膜スペ
ーサ（５）の所定部分を選択的エッチングする工程後
に、それで得られたものの全面に窒化膜を蒸着する工
程、この窒化膜をエッチングバックしてスペーサを形成
する工程、を含むことを特徴とする請求項１記載のトラ
ンジスタの製造方法。 - 【請求項７】 前記第１導電型の不純物領域（６）は、
チャネル領域およびパンチスルー防止領域であることを
特徴とする請求項１記載のトランジスタの製造方法。 - 【請求項８】 前記ソース／ドレイン領域（９）は、ｎ
+ 領域からなることを特徴とする請求項１記載のトラン
ジスタの製造方法。 - 【請求項９】 第２導電型の半導体基板（１）内に形成
された第１導電型のウェル領域に、第２導電型の不純物
を低濃度でイオン注入して第２導電型の低濃度の不純物
領域（３）を形成する工程と、 前記低濃度の不純物領域（３）上に第１絶縁膜（４）を
形成した後、所定部分を選択的にエッチングする工程
と、 前記エッチングされた第１絶縁膜（４）の側壁に、第２
絶縁膜スペーサ（５）を形成する工程と、 前記第１絶縁膜（４）および第２絶縁膜スペーサ（５）
をマスクとして第１導電型の不純物を選択的にイオン注
入して半導体基板の所定領域に、第１導電型の不純物領
域（６）形成する工程と、 前記第２絶縁膜スペーサ（５）を除去する工程と、 前記第１絶縁膜が選択的にエッチングされた領域上にゲ
ート絶縁膜（７）を形成する工程と、 前記ゲート絶縁膜（７）上にゲート（８）を形成する工
程と、 前記第１絶縁膜（４）を除去する工程と、 前記ゲート（８）をマスクとして前記第２導電型の不純
物を選択的に高濃度でイオン注入して第２導電型の高濃
度でソース／ドレイン領域（９）を形成する工程と、を
含むことを特徴とするトランジスタの製造方法。 - 【請求項１０】 前記第２導電型の低濃度の不純物領域
（３）は、ｐ- 領域であることを特徴とする請求項９記
載のトランジスタの製造方法。 - 【請求項１１】 前記第１導電型の不純物領域（６）
は、チャネル領域およびパンチスルー防止領域であるｎ
型領域であることを特徴とする請求項９記載のトランジ
スタの製造方法。 - 【請求項１２】 前記ソース／ドレイン領域（９）は、
ｐ+ 領域からなることを特徴とする請求項９記載のトラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34465393A JPH07109888B2 (ja) | 1993-12-21 | 1993-12-21 | トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34465393A JPH07109888B2 (ja) | 1993-12-21 | 1993-12-21 | トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202175A JPH07202175A (ja) | 1995-08-04 |
| JPH07109888B2 true JPH07109888B2 (ja) | 1995-11-22 |
Family
ID=18370940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34465393A Expired - Fee Related JPH07109888B2 (ja) | 1993-12-21 | 1993-12-21 | トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109888B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4712207B2 (ja) * | 2000-07-21 | 2011-06-29 | 三洋電機株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-12-21 JP JP34465393A patent/JPH07109888B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202175A (ja) | 1995-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100234700B1 (ko) | 반도체 소자의 제조방법 | |
| JP2897004B2 (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| KR20020067795A (ko) | 엘디디 구조를 갖는 모오스 트랜지스터의 제조방법 | |
| JPH11121739A (ja) | 半導体装置及びその製造方法 | |
| JPH06326306A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JP4489467B2 (ja) | 半導体装置の形成方法 | |
| JPS6055665A (ja) | 半導体装置の製造方法 | |
| US6008100A (en) | Metal-oxide semiconductor field effect transistor device fabrication process | |
| KR100596444B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| US6323077B1 (en) | Inverse source/drain process using disposable sidewall spacer | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| JP2633104B2 (ja) | 半導体装置の製造方法 | |
| JP3049496B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH07109888B2 (ja) | トランジスタの製造方法 | |
| KR100415191B1 (ko) | 비대칭형 씨모스 트랜지스터의 제조 방법 | |
| JPH07153953A (ja) | ポリサイド構造を有するゲート電極形成方法 | |
| KR100676194B1 (ko) | 씨모스(ｃｍｏｓ) 트랜지스터 제조방법 | |
| KR940010543B1 (ko) | 모스 트랜지스터의 제조방법 | |
| JPH0661438A (ja) | 半導体装置の製造方法 | |
| JP3366709B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| KR100301815B1 (ko) | 반도체소자 및 그의 제조방법 | |
| JP3035996B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP2002076137A (ja) | 半導体装置及びその製造方法 | |
| KR100487503B1 (ko) | 반도체장치및그의제조방법 | |
| KR100327438B1 (ko) | 저전압 트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071122 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |