JPH08221994A

JPH08221994A - 電気的に消去および書込み可能な不揮発性半導体メモリ

Info

Publication number: JPH08221994A
Application number: JP2505395A
Authority: JP
Inventors: Yasuaki Fukuma; 靖晃福間
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-02-14
Filing date: 1995-02-14
Publication date: 1996-08-30

Abstract

(57)【要約】【目的】データ書込み動作前のプレライト動作や消去
動作の必要がない場合にそれらの動作を省略することに
より、データ書替え回数の制限値への到達を遅延させ、
信頼性劣化を抑え、また平均のデータ書替え時間を短縮
する。【構成】アドレス信号Ａ_o−Ａ_nにより指定されたメ
モリセルアレイ１内のブロックに記憶されていた記憶デ
ータはカラムゲート４を介してコンパレータ１０に転送
され、入力データＩ／Ｏ_o−Ｉ／Ｏ_mはデータレジスタ
７を介してコンパレータ１０に転送される。コンパレー
タ１０は記憶データ及び入力データについて対応する各
ビット毎にそれぞれ大小を比較判定し、結果をコントロ
ール回路９へ転送する。コントロール回路９は比較判定
結果により、データ書込み動作前のプレライト動作や消
去動作が不要である場合、これらの動作を省略して所望
のデータ書込み動作のみを実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体メモリに
関し、特に電気的に消去および書込み可能な不揮発性半
導体メモリに関する。

【０００２】

【従来の技術】図７には従来バイト消去・バイト書込型
や一括消去・バイト書込型（Ｆｌａｓｈ−ＥＥＰＲＯ
Ｍ）に代表される電気的に消去および書込み可能な不揮
発性半導体メモリ（以下、単にＥＥＰＲＯＭと略す）の
ブロックの一例が示されている。

【０００３】ＥＥＰＲＯＭはデータ書替え動作におい
て、書替え前後のデータパターンのいかんにかかわら
ず、その構造上、入力データを書込む前には必ずそのブ
ロック全体に対して消去動作を行う必要があり、さらに
その消去動作前には該ブロック全体に対してデータ書込
み動作を行わなければならないものもある。以下、この
データ書込み動作はプレライト動作と略す。なお、ブロ
ックとは同時に消去動作を行うことのできる最小単位を
示し、通常１バイトからメモリアレイ全体におよぶもの
まで様々であるが、本発明ではそれは限定しない。

【０００４】ここでＥＥＰＲＯＭのデータ書込み動作と
はＳＲＡＭやＤＲＡＭなどのデータ書込み動作とは異な
り、通常、データ“１”を“０”に変換する一方向の動
作のみを指す。逆にデータ“０”を“１”に変換する一
方向の動作はＥＥＰＲＯＭでは消去動作と呼ばれる。こ
れとは反対の論理で示される場合もあるが、本発明にお
いては、上述の通りデータ“０”に変換する動作をデー
タ書込み動作とし、データ“１”に変換する動作を消去
動作として説明するものとする。

【０００５】従来のＥＥＰＲＯＭのデータ書替え動作で
は、使用者がコマンドを入力することにより、まず対象
となるブロック全体に対して消去動作が行われる。それ
以前にプレライト動作を必要とするものもある。その後
アドレス端子Ａ_o−Ａ_n入力により指定されたメモリセ
ルアレイ１内のメモリセルにデータ端子Ｉ／Ｏ_o−Ｉ／
Ｏ_mから入力されたデータが書込まれる。ここで前記プ
レライト動作と消去動作には、使用者がアドレスおよび
書込みデータ、あるいは消去データを入力して行う方法
や、データ書替えコマンドの入力でＥＥＰＲＯＭ自身が
それを自動的に行う方法などが実際に採用されている。

【０００６】なお、前記一連のデータ書替え動作におい
て、書替え前の記憶データと書替え後の入力データとを
比較する比較回路を有し、対象ブロック内で両者の一致
する場合にはデータ書替え動作を省略し、両者の一致し
ない場合にのみデータ書替え動作を行う方式が、特開昭
５９−１３５６９８「ＥＥＰＲＯＭ装置」（（株）日立
製作所鍋谷慎二氏外１名）や特開平０３−０７３４９
６「ＥＥＰＲＯＭ書込装置」（セイコーエプソン（株）
今井克明氏外１名）などに公開されている。この方式
におけるデータ書替え動作のフローチャートを図８に示
す。以下の説明では、この方式を特徴とするＥＥＰＲＯ
Ｍをデータ一致検出型ＥＥＰＲＯＭと称す。

【０００７】

【発明が解決しようとする課題】ＥＥＰＲＯＭのデータ
書替え回数には制限がある。すなわち、データ書込み回
数や消去回数が増加すると、メモリセル内のトランジス
タにおいて、ゲート酸化膜中に保持される電子が徐々に
残存していくことなどの要因によりゲート酸化膜が劣化
し、それとともにＥＥＰＲＯＭの信頼性が次第に悪化す
るという欠点が知られている。このデータ書替え回数の
制限値は一般的に１０００回〜１０万回程度となってお
り、この制限は各ブロックに対して与えられる。

【０００８】またＥＥＰＲＯＭのデータ書込み時間およ
びデータ消去時間は一般的に長く、前述したようにデー
タ書替え動作においては消去動作および所望のデータ書
込み動作が必要となるか、または最初にプレライト動作
を必要とするものもある。このため、ＥＥＰＲＯＭのデ
ータ書替え時間はスタミック・ランダム・アクセス・メ
モリ（以下ＳＲＡＭ）やダイナミック・ランダム・アク
セス・メモリ（以下ＤＲＡＭ）などのそれと比べて非常
に長いという欠点も持っている。書替えるブロックの容
量にもよるが一般的に総所要時間は数秒から数十秒にも
およぶ。

【０００９】前述の従来のＥＥＰＲＯＭは、データ書替
え動作において書替え前後のデータパターンのいかんに
かかわらず前述のような一連の動作を行う。言い換える
と、書替え前後のデータパターンによってはデータ書込
み動作前のプレライト動作や消去動作あるいはデータ書
替え動作自体が実際には不要な場合であっても、一意的
にこの一連動作を行うため、前述した２つの欠点を低減
することなくそのまま有している。

【００１０】また前述したデータ一致検出型ＥＥＰＲＯ
Ｍは、書替え前後のデータパターンが一致するブロック
については、データ書替え動作自体が不要であると認識
し該ブロックのデータ書替え動作を省略するため、同一
条件で従来のＥＥＰＲＯＭを使用する場合に比べデータ
書替え回数は減少し、平均の所要時間も短縮されるとい
う利点を有する。しかし、書替え前後のデータパターン
が異なるブロックについては、データ書込み動作前のプ
レライト動作や消去動作が実際には不要な場合であって
も、従来のＥＥＰＲＯＭと同様に一意的に従来のデータ
書替え一連動作を行うため、使用者がデータ書替え作業
を行うあたり書替え前後のデータパターンが一致するブ
ロック数がある程度多い場合に限ってしかしその利点が
いかされない、という問題点があった。

【００１１】本発明の目的は、データ書込み動作前の不
必要なプレライト動作や消去動作を省略するようにした
電気的に消去および書込み可能な不揮発性半導体メモリ
を提供することにある。

【００１２】本発明の他の目的は、データ書替え回数の
制限値への到達を遅延させるようにした電気的に消去お
よび書込み可能な不揮発性半導体メモリを提供すること
にある。

【００１３】本発明の他の目的は信頼性劣化を抑えるよ
うにした電気的に消去および書込み可能な不揮発性半導
体メモリを提供することにある。

【００１４】本発明の他の目的は、データ書替えの手段
時間を短縮するようにした電気的に消去および書込み可
能な不揮発性半導体メモリを提供することにある。

【００１５】

【課題を解決するための手段】本発明の第１の電気的に
消去および書込み可能な不揮発性半導体メモリ１２，書
替え前の１かたまりのデータおよび書替後の１かたまり
のデータの大小比較を行う比較手段（以下コンパレー
タ）と、このコンパレータで大小比較されたすべてのビ
ットが消去を不要とすると判定されたときデータ書込み
動作前の消去動作を省略して前記コンパレータで判定対
象となったデータの書込みを行う手段とを含む。

【００１６】本発明の第２の電気的に消去および書込み
可能な不揮発性半導体メモリは書替前の１かたまりのデ
ータおよび書替後の１かたまりのデータの大小を比較し
１かたまりのデータのすべてのビットが消去を不要とす
る場合に書込み対象のアドレスを指定する比較手段（以
下コンパレータ）と、データ書込み動作前の消去動作を
省略して前記コンパレータで指定されたアドレスのみを
選択してデータ書込みを行う手段とを含む。

【００１７】本発明の第３の電気的に消去および書込み
可能な不揮発性半導体メモリは、前記第１または前記第
２の電気的に消去および書込み可能な不揮発性半導体メ
モリであって、前記比較手段は、書替前の１かたまりの
データおよび書替後の１かたまりのデータの大小比較を
アドレス単位で順次連続して行うことを特徴とする。

【００１８】本発明の第４の電気的に消去および書込み
可能な不揮発性半導体メモリは、指定されたアドレスに
入力すべきデータおよび該アドレスに記憶されている記
憶データの大小を比較する比較手段と、この比較手段に
よりデータ書替え動作を行なう１かたまりのデータ内の
対応するすべてのビットで消去動作を必要としないこと
を消去動作を必要としないデータを１かたまりで検出し
たとき１かたまりのデータ書替動作においてデータ書込
み動作前の消去動作を省略して所望のデータ書込みのみ
を行うデータ書込手段とを含む。

【００１９】本発明の第５の電気的に消去および書込み
可能な不揮発性半導体メモリは、前記第４の電気的に消
去および書込み可能な不揮発性半導体メモリにおける前
記比較手段が１かたまりのデータに対応するアドレス毎
に大小比較の結果を出力し、前記データ書込手段がデー
タ書込み動作が必要となるアドレスのみに対してデータ
を書込むことを特徴とする。

【００２０】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００２１】図１を参照すると、本発明の実施例の適用
される第１のシステムは、アドレス信号を入力するアド
レス端子Ａ_o−Ａ_n、このアドレス端子Ａ_o−Ａ_nに接
続されアドレス端子Ａ_o−Ａ_nを介して与えられるアド
レスを格納するアドレスバッファ６，このアドレスバッ
ファ６からのアドレスを受けコントロール回路９からの
信号に応答してアドレスを出力するアドレスラッチ５，
このアドレスラッチ５から与えられるメモリセルアレイ
１の行に対するアドレスを解読しその結果をワード線に
出力するロウ（行）デコーダ２，アドレスラッチ５から
与えられるメモリセルアレイ１の列（カラム）に対する
アドレスを解読しその結果をビット線に出力するカラム
（列）デコーダ３，これらデコーダ２および３の解読結
果により指定されるメモリセルの内容を読出しまたは記
憶するメモリセルアレイ１，カラムデコーダ３で解読さ
れたカラムアドレス信号によりメモリセルアレイ１から
のアクセスされるべきビット線を選択し選択されたメモ
リセルおよびコンパレータ１０またはデータレジスタ７
とのデータ伝送路を形成するカラムゲート４，データ入
出力端子Ｉ／Ｏ_o−Ｉ／Ｏ_mから入力される入力データ
を格納する入出力バッファ８，この入出力バッファ８か
らの１ブロック分のデータを格納するデータレジスタ
７，外部からチップイネーブルのローアクティブ／ＣＥ
信号およびアウトプットイネーブルのローアクティブ／
ＯＥ信号を入力し、アドレスラッチ５に制御信号を送る
とともに比較命令を受けてカラムゲート４およびデータ
レジスタ７にもデータを送出する旨を指示する制御信号
を送るコントロール回路９，およびこのコントロール回
路９からの制御信号に応答してカラムゲート４を介して
メモリセルから読出されたデータおよびデータレジスタ
７からのデータの対応する各ビット毎の大小を比較判定
するコンパレータ１０を備えている。この第１のシステ
ムにおけるコンパレータ１０に第１の例を適用したもの
が本発明の第１の実施例になり、コンパレータ１０の第
２の例を適用したものが本発明の第２の実施例になる。
このコンパレータ１０の詳細を説明する前に上述の第１
のシステムのデータ書替え動作について以下図面を参照
して詳細に説明する。

【００２２】図１を参照すると、アドレス端子Ａ_o−Ａ
_nから入力されるアドレス信号は、アドレスバッファ６
を介してアドレスラッチ５に取込まれる。コントロール
回路９からの制御信号を受けてアドレスラッチ５から出
力されたアドレス端子Ａ_o−Ａ_nからの信号はロウデコ
ーダ２およびカラムデコーダ３で解読され、アクセスす
べきメモリセルアレイ１内のブロックが選択される。

【００２３】一方、データ入出力端子Ｉ／Ｏ_o−Ｉ／Ｏ
_mから入力される入力データは、入出力バッファ８を介
してデータレジスタ７に取込まれる。このデータレジス
タ７は１ブロック分の入力データを格納できるものとす
る。

【００２４】データ書替え動作において、前述した選択
ブロック内に記憶されていた記憶データは、コントロー
ル回路９からの比較命令を受けてカラムゲート４を介し
てコンパレータ１０に転送され、またデータレジスタ７
に取込まれた入力データもコントロール回路９からの比
較命令を受けてコンパレータ１０に転送される。コンパ
レータ１０は転送された前記記憶データおよび前記入力
データについて対応する各ビット毎にそれぞれ大小を比
較判定する。

【００２５】ここで本発明に適用されるコンパレータに
ついて図２を参照して、詳細に説明する。

【００２６】図２は書替え前後のデータパターン例であ
るが、一例として、１ブロックのサイズを４番地（アド
レス）とし、１番地あたりの入出力ビット数を８ビット
としている。ここで状態（イ）は書替え前の記憶データ
を示し、状態（ロ）および（ハ）は書替え後のデータを
示す。

【００２７】図２において丸○印で囲まれた“１”また
は“０”で示された値は、書替前後で変更のあるデータ
を示す。状態（イ）から（ロ）へのデータ書替えパター
ン例Ｔ１は、データを書替えるビットの中に、データ書
込み動作（データ“０”に変換）が必要なビットと消去
動作（データ“１”に変換）が必要なビットの両者を含
む例である。このような場合、１ブロックが消去動作を
行う最小単位であるため、まずブロック全体を消去（ブ
ロック全体をデータ“１”に変換）し、その後必要なビ
ットに対しデータ書込み動作（データ“０”に変換）を
行うことにより、データ書替え動作を完了する。前述し
たようにさらにプレライト動作を必要とするものもあ
る。一般的なデータ書替え動作は、書替え前後のデータ
パターンのいかんにかかわらず一意にこのデータ書替え
方式により行われている。

【００２８】一方、状態（イ）から（ハ）へのデータ書
替えパターン例Ｔ２は、データを書替えるビットのすべ
てがデータ書込み動作（データ“０”に変換）のみ必要
とし、消去動作（データ“１”に変換）を必要としない
例である。このような場合は消去動作が不要であるた
め、書替え前のデータパターンに直接所望のデータを書
込めばよい。

【００２９】一般的にデータ書替え動作の中には、この
ようにデータ書込み動作前のプレライト動作や消去動作
を省略して所望のデータ書込み動作のみを実行すればよ
い場合が多々あり、本発明では、データ書替え動作の前
にプレライト動作や消去動作の必要性を判定し、上記の
データ書替えパターン例Ｔ２のようにこれらの動作が不
要である場合、データ書込み回数や消去回数の無駄な増
加を抑止できる。

【００３０】次に上述の第１のシステムに適用されて本
発明の第１の実施例を構成するコンパレータ１０の第１
の例について図面を参照して詳細に説明する。

【００３１】図３（Ａ）を参照すると、本発明のデータ
書替えを有効とする条件を示すビット毎の真理値状態が
示されている。ここで、Ａは書替え前の記憶データであ
り、Ｂは入力データ、すなわち書替え後のデータであ
る。ＡおよびＢはコンパレータに入力され、本発明のデ
ータ書替えが有効となる場合に、出力Ｙが“１”になる
ものとする。この出力Ｙは、イネーブル信号となり、
“１”はアクティブ状態を示す。

【００３２】データ論理を本例のように仮定すれば、図
２のデータ書替えパターン例Ｔ２でも明らかなように、
本発明のデータ書替えが有効となるのは、ブロック内の
対応するすべてのビットにおいて、書替え前後のデータ
が等しいかあるいは書替え後のデータが小さい場合とな
る。これをビット毎に真理値表で示すと図３（Ａ）のよ
うになり、出力Ｙについての論理式は、Ｙ＝ＡとＢとの
否定論理積およびこの否定論理積とＢとの否定論理積と
なる。回路構成の一例としてナンド（ＮＡＮＤ）回路を
用いた最小構成が図３（Ｂ）に示される。

【００３３】図１および図３（Ｂ）を参照すると、コン
パレータ１０の第１の例は、メモリセルからカラムゲー
ト４を介して与えられる記憶データＡとデータレジスタ
７から与えられる入力データＢとの否定論理積をとるナ
ンドゲート１１，およびこのナンドゲート１１の出力と
入力データＢとの否定論理積をとるナンドゲート１２を
備えている。このようにして得られた対応するビット毎
の出力Ｙがブロック内のすべてにおいて“１”であれ
ば、本発明のＥＥＰＲＯＭのデータ書替えが有効とな
り、有効であるという比較判定結果がコンパレータ１０
から出力される。この方法はビット毎の出力Ｙを、ブロ
ック内のすべてについて論理積（ＡＮＤ）をとれば容易
に実現できる。なお本発明は、本実施例に限らずデータ
論理や出力Ｙの論理を反転させたもの、回路構成の異な
るものなどが考えられるが、その構成を実現することは
本実施例と同様に容易であり、説明は省略する。

【００３４】上述で得られた比較判定結果は、図１に示
されるコンパレータ１０からコントロール回路９へ転送
され、上記第１の実施例において比較判定結果が“１”
である場合はデータ書込み動作前のプレライト動作や消
去動作を省略して所望のデータ書込み動作のみを実行
し、比較判定結果が“０”である場合はプレライト動作
や消去動作を行った後所望のデータ書込み動作を実行す
る。

【００３５】次に本発明の第２の実施例について図面を
参照して詳細に説明する。

【００３６】上述の第１の実施例はブロック単位で比較
判定結果を出力する技術である。

【００３７】これに対し、本発明の第２の実施例はアド
レス単位で比較結果を出力する技術である。

【００３８】すなわち、本発明の第２の実施例は、デー
タ書込み動作前のプレライト動作や消去動作を省略して
所望のデータ書込み動作のみを行う場合に、データ書込
み動作が必要となるアドレスのみをさらに選択してデー
タ書込み動作を実行することに特徴がある。

【００３９】図２を参照すると、本発明の第２の実施例
は、データ書替えが有効となるデータ書替えパターン例
Ｔ２において、（ｘ＋２）番地のデータは書替え前後で
不変であり、ｘ、（ｘ＋１）、および（ｘ＋３）番地を
選択してデータ書込み動作を実行する。

【００４０】図４を参照すると、本発明の第２の実施例
の特徴は、上述の技術を具体化するために、イネーブル
信号Ｙにイネーブル信号Ｙ′を追加している。

【００４１】図４（Ａ）には、上述のデータ書替えを有
効とする条件を示すビット毎の真理値状態が示されてい
る。図４（Ａ）に示すＡ，ＢおよびＹは、図３（Ａ）で
示されたものと同じく書換前の記憶データＡ，入力デー
タである書換え後のデータＢ，第１の実施例でのデータ
書替の有効となる条件を満たしたときのイネーブル信号
Ｙである。第２の実施例の特徴であるＹ′が“１”とな
るのは、以下の場合である。データ書込み動作前のプレ
ライト動作や消去動作を省略して所望のデータ書込み動
作のみを行う場合に、データ書込み動作が必要となるビ
ット、つまりデータ“１”を“０”に変換するビットの
みが出力Ｙ′＝“１”となる。この条件を満たす論理式
は、Ｙ′＝Ｂの反転信号とＡとの論理積となり、回路構
成の一例が図４（Ｂ）に示される。

【００４２】図１および図４（Ｂ）を参照すると、コン
パレータ１０の第２の例は、メモリセルからカラムゲー
ト４を介して与えられる記憶データＡとデータレジスタ
７から与えられる入力データＢとの否定論理積をとるナ
ンドゲート１１，このナンドゲート１１の出力と入力デ
ータＢとの否定論理積をとるナンドゲート１２，入力デ
ータＢの否定論理をとるインバータ１３，およびこのイ
ンバータ１３の出力と記憶データＡの論理積をとるアン
ドゲート１４を備えている。

【００４３】この例では、対応するビット毎の出力Ｙが
ブロック内のすべてにおいて“１”であるときに限り、
出力Ｙ′が“１”となるビットを１つ以上有するアドレ
スについてのみデータ書込み動作を実行する。この結
果、データ書込み動作前のプレライト動作や消去動作を
省略して所望のデータ書込み動作のみを行う場合に、デ
ータ書込み動作が必要となるアドレスのみをさらに選択
してデータ書込み動作を実行することができる。具体的
には、出力Ｙについてブロック内のすべての論理積（Ａ
ＮＤ）をとり、出力Ｙ′についてはアドレス毎に論理和
（ＯＲ）をとり、それぞれコンパレータ１０からコント
ロール回路９へ出力する。

【００４４】出力Ｙについてブロック内のすべての論理
積結果が“１”となる場合に、出力Ｙ′についてアドレ
ス毎にとられた論理和が“１”となるアドレスをカラム
ゲート４およびデータレジスタ７に送出し選択的にデー
タ書込み動作を実行する。

【００４５】本発明の第２の実施例では、データ書込み
動作前のプレライト動作や消去動作を省略した場合に、
データ書込み動作が必要なアドレスのみを選択して実行
する手段を備えるため、データ書込み回数の無駄な増加
を第１の実施例以上に抑え、本発明の例えばＥＥＰＲＯ
Ｍの信頼性劣化をさらに抑えることができる。

【００４６】次に、本発明の第３の実施例および第４の
実施例の適用される第２のシステムについて図面を参照
して詳細に説明する。

【００４７】本発明の第１の実施例は、図１に示される
コンパレータ１０内にブロック内のビット数と同じ数図
３（Ｂ）に示される比較回路を備えている。

【００４８】これに対し、本発明の第３の実施例および
第４の実施例の適用される第２のシステムは、例えば１
番地分のビット数と同じ数の比較回路をコンパレータ１
０内に備え、内部クロック信号などの制御により、カラ
ムゲート４およびデータレジスタ７からの記憶データお
よび入力データをアドレス順にコンパレータ１０に取込
み、比較判定結果をパイプライン的に出力する構成であ
る。

【００４９】図５を参照すると、本発明の第３の実施例
は、外部チップイネーブルのローアクティブ／ＣＥ信号
に基いて発生された内部クロックに応答してブロック内
先頭アドレスを格納しパイプラインの１段目に位置する
アドレスラッチ５，この内部クロックに応答して入力デ
ータを格納し、パイプラインの１段目に位置するデータ
レジスタ７，アドレスラッチ５からのアドレスに基いて
記憶データを出力し、パイプラインの２段目に位置する
メモリセルアレイ１，パイプラインの３段目に位置しメ
モリセルアレイ１からの１番地分の記憶データとデータ
レジスタ７からの入力データの大小を比較するコンパレ
ータ１０，およびパイプラインの４段目に位置しこのコ
ンパレータ１０からのビット毎の１番地分の論理積、ま
たはこの論理積およびビット毎の１番地分の論理和を受
けるコントロール回路９を備えている。

【００５０】本発明の第３の実施例は、この第２のシス
テムにおいてコンパレータ１０に図３に示される第１の
例を適用したものである。すなわち、図３（Ｂ）に示さ
れた番地に対応するバイト毎のコンパレータ１０からの
対応するビット毎の出力Ｙのバイト（番地）内の論理積
（Ｙ_ADD）がとられ、さらにコントロール回路９で各番
地のコンパレータ１０の出力の論理積がとられる。この
論理積で“１”が出力されると、データ書込動作前のプ
レライト動作や消去動作を省略できる。

【００５１】本発明の第４の実施例は、上述の第２のシ
ステムにおいてコンパレータ１０に図４に示される第２
の例を適用したものである。

【００５２】すなわち、図４（Ｂ）に示された番地毎の
コンパレータ１０からの対応するビット毎の出力Ｙのバ
イト（番地）内の論理積（Ｙ_ADD）に加え、対応するビ
ット毎の出力Ｙ′のバイト内の論理和（Ｙ′_ADD）がと
られ、それぞれがコンパレータ１０からオトロール回路
９に出力される。

【００５３】次に図５に示された第２のシステムの動作
について図６を参照して詳細に説明する。

【００５４】図５および図６を参照すると、書替えるべ
きブロックの先頭アドレスを内部クロックに応答してア
ドレスラッチ５に格納する（ステップ２０２）ととも
に、対応する１バイトのデータをデータレジスタ７に該
内部クロックに応答して格納する（ステップ２０３）。
アドレスラッチ５に格納されたアドレスはブロック内最
終アドレスまで１ずつ増加されてアドレスラッチ５に格
納される（ステップ２０４および２０５）。

【００５５】このアドレスラッチ５に格納されたアドレ
スによりメモリセルアレイ１中のセルにデータレジスタ
７内の例えば図２（ａ）に示されるデータに相当するデ
ータが入力され記憶される。この動作はブロック内の全
てのアドレスに対して行なわれる。この動作の終了を検
出したとき（ステップＳ２０４）、図２（イ）に示され
たデータに相当するデータのメモリアレイ１からの読出
し動作に移る。すなわち、書替えられたブロック内の先
頭アドレスがアドレスラッチ５に格納されメモリセルア
レイ１がアクセスされる（ステップＳ２０６）。このラ
ッチ５への格納と並行して図２（ロ）に示されたデータ
に相当するデータがデータレジスタ７に格納される。こ
のデータレジスタ７からのデータおよびステップＳ２０
６でアクセスされたメモリセルアレイ１のセルからのデ
ータがコンパレータ１０に与えられる（ステップＳ２０
７）。このコンパレータ１０では対応する全ビットのす
べてが記憶データ≧入力データの関係にあるか否かを判
定する（ステップＳ２０８）。この条件は上述のとおり
論理積で実現される。あるアドレスに対応するバイト内
の全ビットの大小比較がブロック内で行われ（ステップ
Ｓ２０９）、しかもアドレス毎に行われる（ステップＳ
２１０）。コンパレータ１０で対応するビット１つでも
「記憶データ≧入力データ」の関係を満足していなけれ
ば（ステップＳ２０８）、プレライト動作および消去動
作を行う（ステップＳ２１１）。このあとでデータ書込
み動作が行われる（ステップＳ２１２）。

【００５６】しかし、コンパレータ１０でブロック内の
ビット全てが「記憶データ≧入力データ」の関係を満足
すれば、ステップＳ２１１のプレライト動作および消去
動作を省略してデータ書込み動作を行うことができる
（ステップＳ２１２）。

【００５７】本発明の第３および第４の実施例の基礎と
なる第２のシステムは、コンパレータ１０内の比較回路
の数を１番地分のビット数と同じ数に抑えつつ、データ
書込み動作前のプレライト動作や消去動作の必要がない
場合、これらプレライト動作や消去動作を省略してブロ
ック内の全アドレスまたは選択された一部のアドレスに
対して所望のデータ書込みを行うことにより、内部制御
回路の構成が第１および第２の実施例より多少複雑にな
る反面、特にブロックの容量が大きい場合に、コパレー
タの回路構成の削減の効果をもたらす。

【００５８】

【発明の効果】本発明は、ＥＥＰＲＯＭのデータ書替え
動作において、データ書込み動作前のプレライト動作や
消去動作の必要がない場合にそれらの動作を省略して、
ブロック内の全アドレスまたは選択された一部アドレス
に対して所望のデータ書込み動作のみを実行する手段を
備えるため、データ書込み回数や動作のみを実行する手
段を備えるため、データ書込み回数や消去回数の無駄な
増加を抑えることにより、ＥＥＰＲＯＭに与えられるデ
ータ書替え回数の制限値への到達を遅延させ、これらの
回数増加を要因のひとつとするＥＥＰＲＯＭの信頼性劣
化を抑える効果があり、また平均のデータ書替え時間を
短縮する効果も有している。

【図面の簡単な説明】

【図１】本発明の第１の実施例に適用される第１のシス
テムを示す図である。

【図２】書替え前後のデータパターン例を示す図であ
る。

【図３】図１に示される第１のシステムのコンパレータ
１０に適用され第１の実施例を形成するコンパレータの
第１の例を示す図である。

【図４】図１に示される第１のシステムのコンパレータ
１０に適用され第２の実施例を形成するコンパレータの
第２の例を示す図である。

【図５】図３に示された第１の例をコパレータに適用し
て第３の実施例を形成し、図４に示された第２の例をコ
ンパレータに適用して第４の実施例を形成する第２のシ
ステムを示す図である。

【図６】図５に示された第２のシステムの動作を説明す
るための図である。

【図７】従来の電気的に消去および書込み可能な不揮発
性半導体メモリの構成を示す図である。

【図８】図７に示されたメモリの動作を説明するための
図である。

【符号の説明】

１メモリセルアレイ２ロウデコーダ３カラムデコーダ４カラムゲート５アドレスラッチ６アドレスバッファ７データレジスタ８入出力バッファ９コントロール回路１０コンパレータ１１，１２ナンド回路１３インバータ１４アンド回路

Claims

【特許請求の範囲】

【請求項１】書替え前の１かたまりのデータおよび書
替え後の１かたまりのデータを大小比較し比較されたす
べてのビットが消去を不要とするか否かを判定する比較
手段と、この比較手段で比較されたすべてのビットが消去を不要
とすると判定されたときデータ書込み動作前の消去動作
を省略して前記比較手段で判定対象となったデータの書
込みを行う手段とを含むことを特徴とする電気的に消去
および書込み可能な不揮発性半導体メモリ。
【請求項２】書替え前の１かたまりのデータおよび書
替え後の１かたまりのデータの大小を比較し１かたまり
のデータのすべてのビットが消去を不要とする場合に書
込み対象のアドレスを指定する比較手段と、データ書込み動作前の消去動作を省略して前記コンパレ
ータで指定されたアドレスのみを選択してデータ書込み
を行う手段とを含むことを特徴とする電気的に消去およ
び書込み可能な不揮発性半導体メモリ。
【請求項３】前記比較手段は書替前の１かたまりのデ
ータおよび書替後の１かたまりのデータの大小比較をア
ドレス単位で順次行うことを特徴とする請求項１または
２記載の電気的に消去および書込み可能な不揮発性半導
体メモリ。