JP3544678B2 - 半導体記憶装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、半導体記憶装置に関するものであり、更に詳しくは、メモリに記憶されているデータ情報を高速に各効率的に読み出す事の出来る半導体記憶装置に関するものである。
【0002】
【従来の技術】
近年、不揮発性メモリー、例えばフローティングゲート、コントロールゲートを持つ一括消去型半導体記憶装置を磁気ディスク等の置き換え用途に使用する事が著しく増加している。
これは、例えば、磁気媒体の場合には、あるまとまったデータ量(例えば256バイト、512バイト等)の単位で読み出しや書き込みが行われるが、この操作を半導体から構成されているメモリ等に置き換えて高速化を図る場合には、全アドレスに対するランダムアクセスは、必須ではなく、あるアドレス単位でのランダムアクセスが可能であれば良いとされている。
【0003】
又、係る単位内では、連続したアドレスを順次にアクセス出来れば良いが、半導体記憶装置全体での性能向上の為には、係る順次アクセスを高速に実行する必要が望まれている。
処で、従来の於ける、半導体を用いてメモリを構成した半導体記憶装置等に於いては、複数アドレス分のデータを並列的に読み出せる様に、センスアンプを1ビット当たり複数個持ち、該センスアンプの出力をアドレスによって選択すると言う方法を採用している。
【0004】
図3には、従来の於ける当該半導体記憶装置1の一具体例の構成が示されている。
即ち、図3に於いては、少なくとも適宜の外部記憶回路から入力されるアドレス入力ADDを受けるアドレスバッファ2、メモリセル手段3、ワード線選択手段4、ビット線選択手段5、センスアンプ6、センスアンプ選択手段7及び出力バッファ8を含んで構成された半導体記憶装置1が示されており、該アドレスバッファ手段2からは、所定の数のデータ情報群を同時にアクセスして読み出し為の第1のアドレス発生手段と、当該第1のアドレス発生手段により選択された複数のデータ情報を個別に選択する第2のアドレス発生手段とが設けられており、該第1のアドレス発生手段は、例えば複数本のワード線WLの中から所定のワード線を選択して、当該ワード線に沿って格納されている複数個のデータ情報を全て読み出す様にしたもので有って、一般的には、上位アドレスと称されるものである。
【0005】
一方、該第2のアドレス発生手段は、上記した上位アドレスで選択された複数個のデータ情報のそれぞれを選択する為に、該ビット線BLのそれぞれを適宜に且つ個々に選択する為のアドレスを発生させるもので有って、一般的には、下位アドレスと称されるものである。
係る構成を有する従来の半導体記憶装置1に於いては、前記第1のアドレス発生手段即ち上位アドレスによるデータの読み出しは時間がかかり、該第2のアドレス発生手段、即ち下位アドレスによるビット線選択手段による、各ビット線BL毎の選択手段データの読み出し操作は極めて短時間で実行されるものである。
【0006】
つまり、従来の半導体記憶装置に於いては、該上位アドレスによるデータ情報の選択は時間が係るのに対して、該上位アドレスが固定された状態、つまり上位アドレスが変化しない状態に於いては、該下位アドレスによるデータ情報の選択は、ランダムに且つ高速で行う事が可能であるが、再び上位アドレスを選択する場合には、そのアクセス時間が長くなると言う問題が有った。
【0007】
この原因は、当該上位アドレスによって、所定のワード線WLを選択する場合に、当該ワード線WLには、多数のデータが付加されているので、当該読み出し操作に時間がかかると同時に、当該ワード線WLから選択された、データ情報を、該センスアンプ6に一旦書き込むに際して、当該センスアンプ6に対する電源投入時から暫くの間は、その電位が安定しないので、その間に、当該データ情報を書き込んでも正確なデータ情報が書き込まれるか判らないので、通常は、所定の時間遅延させ、即ちセンス待ち時間を設定し、当該センス待ち時間経過後に、初めて当該センスアンプ6に所定のデータ情報を書き込むという操作が行われている。
【0008】
従って、従来に於いては、図4のタイミングチャートに示す様に、当該上位アドレスが、アドレスmのデータ情報(0,1,2,3)を所定の時間をかけて読み出した後、そのデータ情報を該センスアンプ7等に書き込むに際し、Xと表示されている期間は、センス待ち時間として何も操作しない時間をわざわざ設定しでおり、当該待ち時間が経過した後に、それぞれのデータ情報(0,1,2,3)を各センスアンプ7に書き込み、その後該センスアンプ選択手段7によって、順次に出力バッファ8から出力されるものである。
【0009】
つまり、従来の半導体記憶装置1に於いては、係るセンス待ち時間が存在している為に、データの読み出し時間が長くかかってしまうので、高速化に適合しえないと言う問題が有った。
特に、半導体記憶装置1に於いて、内蔵している1ビット当たりのセンスアンプの個数よりも多い連続アドレスをアクセスする場合に、途中でセンスアンプ動作の為の待ち時間が存在するので、当該データの出力を均等な時間間隔で、且つ高速で読み出す事が不可能であると言う問題も有った。
【0010】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、メモリセル手段に記憶されている複数のデータ情報を高速に読み出す事の出来る半導体記憶装置を提供するものであり、特に連続したアドレスを高速に且つ等間隔で読み出す事の出来る半導体記憶装置を提供するものである。
【0011】
【課題を解決するための手段】
本発明によれば、アドレスバッファ手段と、メモリセル手段と、ワード線選択手段と、ビット線選択手段と、出力バッファ手段と、前記アドレスバッファ手段に設けられ、複数個のデータ情報を1グループとして、前記グループ毎に一のアドレスを付与する第1のアドレス発生手段と、個々の前記データ情報のそれぞれに一のアドレスを付与する第2のアドレス発生手段と、前記第1のアドレス発生手段における一のアドレス値を用いて、前記ワード線選択手段または前記ワード線選択手段及び前記ビット線選択手段により選択された1つの複数個のデータ情報群を読み出す読み出し手段と、前記第2のアドレス発生手段におけるアドレス値を用いて、前記読み出し手段により読み出された前記1つの複数個のデータ情報群を構成する個々のデータ情報を選択的に前記出力バッファ手段に出力する選択手段と、前記読み出し手段が前記第1のアドレス発生手段における一のアドレス値を用いて選択された1つの複数個のデータ情報群を読み出してから、前記選択手段が前記第2のアドレス発生手段におけるアドレス値を用いて前記複数個のデータ情報群を構成する個々のデータ情報を選択的に前記出力バッファ手段に出力している間に、内部アドレス発生手段が発生する当該一のアドレス値とは異なるアドレス値を用いて、他の1つの複数個のデータ情報群を読み出す先行読み出し手段と、を含む半導体記憶装置であって、前記先行読み出し手段は、前記第1のアドレス発生手段からのアドレス値が入力される入力部を有し、所定の制御信号に基づいて、既に記憶されている該一のアドレス値とは異なるアドレス値を生成する前記内部アドレス発生手段と、該内部アドレス発生手段が生成するアドレス値と前記一のアドレス値から変化した後のアドレス値とを比較する比較手段と、を具備し、前記比較手段は、前記両アドレス値が一致した場合に、前記内部アドレス発生手段に対して前記所定の制御信号を発生し、該内部アドレス発生回路のアドレスを変更するものであることを特徴とする半導体記憶装置が提供される。
【0012】
【作用】
本発明に係る半導体記憶装置によれば、第1のアドレス発生手段は、アドレスバッファ手段に設けられ、複数個のデータ情報を1グループとしてそのグループ毎に一のアドレスを付与し、また、第2のアドレス発生手段は、個々のデータ情報のそれぞれに一のアドレスを付与する。読み出し手段は、第1のアドレス発生手段における一のアドレス値を用いて、ワード線選択手段またはワード線選択手段及びビット線選択手段により選択された1つの複数個のデータ情報群を読み出し、また、選択手段は、第2のアドレス発生手段におけるアドレス値を用いて、読み出し手段により読み出された1つの複数個のデータ情報群を構成する個々のデータ情報を選択的に出力バッファ手段に出力する。さらに、先行読み出し手段は、読み出し手段が第1のアドレス発生手段における一のアドレス値を用いて選択された1つの複数個のデータ情報群を読み出してから、該選択手段が第2のアドレス発生手段におけるアドレス値を用いて複数個のデータ情報群を構成する個々のデータ情報を選択的に出力バッファ手段に出力している間に、内部アドレス発生手段が発生する当該一のアドレス値とは異なるアドレス値を用いて、他の1つの複数個のデータ情報群を読み出す。
先行読み出し手段は、内部アドレス発生手段および比較手段を備え、内部アドレス発生手段は、第1のアドレス発生手段からのアドレス値が入力される入力部を有し、所定の制御信号に基づいて、既に記憶されているアドレス値とは異なるアドレス値を生成し、また、比較手段は、内部アドレス発生手段が生成するアドレス値と前記一のアドレス値から変化した後のアドレス値とを比較し、両アドレス値が一致した場合に、内部アドレス発生手段に対して所定の制御信号を発生し、内部アドレス発生回路のアドレスを変更する。
【0013】
つまり、本発明に於ける半導体記憶装置に於いては、データアクセスに時間の係る上位アドレスによるデータ情報の読み出しを先行的に実行しておく事によって、データ情報の読み出し速度を高速化させるものである。
【0014】
【実施例】
以下に、本発明に係る半導体記憶装置の具体例を図面を参照しながら詳細に説明する。
即ち、図1は、本発明に係る当該半導体記憶装置1の一具体例の構成を示すブロックダイアグラムであり、図に於いては、少なくとも、アドレスバッファ手段2、メモリセル手段3、ワード線選択手段4、ビット線選択手段5、出力バッファ8、当該アドレスバッファ手段2に接続され、複数個のデータ情報を1グループとして、当該グループ毎に1のアドレスを付与する第1のアドレス発生手段21、該個々のデータ情報のそれぞれに1のアドレスを付与する第2のアドレス発生手段22とを含んでいる半導体記憶装置1に於いて、更に、該第1のアドレス発生手段21に於ける一のアドレス値を用いて一つの複数個のデータ情報群をワード線選択手段4とビット線選択手段5の何れかを介して選択して読み出す第1の読出し手段14、該第1のアドレス発生手段からの一のアドレスにより選択的に読出された該複数個のデータ情報群を構成する個々のデータ情報を該第2のアドレス発生手段22に於けるアドレス値を用いて該ビット線選択手段5とワード線選択手段4の何れかを介して、当該出力バッファ8に選択的に読出す第2の読出し手段7、当該第1のアドレス発生手段からの一のアドレスにより所定の複数個のデータ情報を読み出した後に、該第1のアドレス発生手段からの一のアドレスにより読み出された複数個のデータ情報のそれぞれが、該第2のアドレス発生手段におけるそれぞれのアドレスにより選択的に出力バッファ8に読み出されている間に、該第1のアドレス発生手段に於ける他のアドレス値を用いて、第1のアドレス発生手段に於ける当該他のアドレスに相当する他の複数個のデータ情報群を読出しする先行読出手段10とが設けられている半導体記憶装置1が示されている。
【0015】
即ち、本発明に係る当該半導体記憶装置1の構成は、基本的には、図3に示されている従来の半導体記憶装置1の構成と略同一であるが、異なる点は、上記した様に、センス待ち時間を利用して、次の或いは別の上位アドレスを用いて予め当該メモリセル手段にアクセスして、当該アドレスに相当するデータ情報を読み出して待機させておく先行読出手段10を設けたものである。
【0016】
本発明に於いて使用される当該第1のアドレス発生手段21は、例えば、ワード線WLを選択する為のアドレスを発生するものであって、複数個の異なるデータ情報群を1グループとして一つのアドレスを付与したものであるので、従来に於ける上位アドレスの概念に相当するものでもある。
又、本発明に於いて使用されている当該第2のアドレス発生手段22は、ビット線BL選択の為のアドレスを発生するものであって、前記第1のアドレス発生手段21により選択された複数個のデータ情報からなる一群のデータ情報の各々に対してアクセスするアドレスを発生させるものであるから、従来に於ける下位アドレスの概念に相当するものでもある。
【0017】
本発明に係る当該第1の読出し手段14は、センスアンプ6を含んでいるもので有っても良く又、センスアンプ6とラッチ回路9とから構成されているもので有っても良い。
一方、本発明に於いて使用される該第2の読出し手段7は、センスアンプ選択手段7を含んでいるもので有っても良い。
【0018】
次に、本発明に於いて特徴的な構成の一つである、該先行読出し手段10は、当該アドレスバッファ手段2に設けられた該第1のアドレス発生手段21からのアドレス情報が入力される入力部16を有し、且つ所定の制御信号に基づいて、既に記憶されているアドレス情報を変更する手段17、例えば適宜のカウンタ回路を有する内部アドレス発生手段11、該内部アドレス発生手段11のアドレス情報と該第1のアドレス発生手段21からのアドレス情報とを比較する比較手段12とを有しているものである。
【0019】
又、本発明に於ける当該比較手段12は、前記両アドレス情報が一致した場合に、当該第1の読出し手段14により、当該アドレス情報に対応する複数個のデータ情報群を該メモリセル手段3から先行的に読み出す為の信号を出力するものであり、更に、当該比較手段12は、前記両アドレス情報が一致した場合に、当該内部アドレス発生手段11に対して該所定の制御信号を発生し、当該内部アドレス発生回路11に設けられた、該アドレス情報を変更する手段である適宜のカウンタ回路のカウンタ値を変更させ、内部アドレス発生手段11のアドレスを変更するものである。
【0020】
本発明に於ける当該カウンタの値を変化させて、該内部アドレス発生手段11内のアドレスを変化させる場合には、連続的に当該アドレスが増加若しくは減少する様に変化させるもので有っても良く、又ランダムに変化させるもので有っても良い。
一方、本発明に用いられている該先行読出し手段10には、該内部アドレス発生手段11、該比較手段12の動作をそれぞれ関連的に制御するタイミング制御手段13が設けられている事が望ましい。
【0021】
当該タイミング制御手段13は、その他、前記した第1の読出し手段14を構成する該センスアンプ6、該ラッチ回路9及び、第2の読出し手段を構成する該センスアンプ選択手段7のそれぞれの動作のタイミングをも制御するものである。
尚、該タイミング制御手段13は、前記第1のアドレス発生手段21のアドレスが変化したか否かを判断して、当該アドレスの変化が有った場合に所定の検出信号ATDを出力するアドレストランジッション検出回路(図示せず)の制御も受けるものである。
【0022】
本発明に於ける当該先行読出し手段10に於いては、先ず、該内部アドレス発生手段11に於ける該一のアドレスに基づいて、当該第1の読出し手段14によって読み出された特定の複数個のデータ情報群を、該第1の読出し手段に於ける該センスアンプ6に読み出す操作を実行する迄の予め定められた所定の遅延時間を利用して、当該1のアドレスとは異なる別のアドレスに先行的にアクセスする様に構成されているものである。
【0023】
更に、本発明に於いては、当該所定の遅延時間が経過した時点で、当該センスアンプ6に格納されている、当該複数個のデータ情報群を、該ラッチ回路9にラッチする為のラッチ信号が、前記タイミング制御手段13から出力されると同時に、前記タイミング制御手段13は当該内部アドレス発生回路11のカウント値を変更するものである。
【0024】
即ち、本発明に於いては、上記従来の問題点を解決する為に、データの出力中に、次の上位アドレスのアクセスが済んでしまう様に構成されているものであり、具体的には、該第1のアドレス発生手段21のアドレスの変化を検出する回路を別途設けておき、当該アドレスの変化が検知された場合には、適宜の加算信号により当該アドレス値をカウンタ又は加算回路によって加算して、当該加算されたアドレスと外部から入力されたアドレスとを比較する回路、センスアンプの出力をラッチするラッチ回路、及び所定のタイミングを用いて、これらの回路の制御信号を発生させる回路を有し、該第1のアドレス発生手段21が変化した場合には、事前に加算して得たアドレスと比較して一致していればアクセスしていたデータをラッチして出力するものである。
【0025】
その後、当該内部アドレス発生手段11のアドレスを更に加算して次のアクセスを開始すると言う動作を繰り返す事によって、連続した又はランダムなアドレスに対して高速にアクセスする事が可能となるのである。
本発明に於いては、上記した様な構成を採用しているので、内部で同時平行的に読み出せるアドレスの数に係わりなく、連続したアドレスを高速に読み出す効果を奏するものであり、多数のセンスアンプをチップ内に内蔵する必要がなく、従ってチップ面積を小さく出来、ビット当たりのコストを低減させると言う効果もある。
【0026】
以下に本発明に係る半導体記憶装置1の動作手順に付いて図2に示されるタイミングチャートと図5〜図11を参照しながら説明する。
図5は、本発明に於ける半導体記憶装置の初期の状態を示す回路図であり、この段階では、第1のアドレス発生手段21からはアドレスmが該比較手段12と該内部アドレス発生手段11とに供給される。
【0027】
該比較手段12には、該内部アドレス発生手段11から、内部アドレス値が来ていないので、当該比較手段12は不一致の信号を出力する。
図5に於いては、当該比較手段12が不一致の信号を出力した状態が示されている。
図2のタイミングチャートを参照すると、先ず第1のアドレス発生手段21のアドレスが時刻T1でmに変化し、それによって、アドレス変化検出信号ATDが出力され該比較手段12が駆動されると同時に、時刻t1に於いて、LOAD信号が出力され、時刻t2に於いて、外部アドレスである第1のアドレス発生手段21のアドレスmが、41に示す様に、当該内部アドレス発生手段11に入力される。
【0028】
従って、図6を参照する事により、該アドレスmに於いては、ワード線mが選択され、当該ワード線mに含まれるデータ情報0〜3が読み出される事になる。それと同時に時刻t3に於いて、前記した様に、センス待ち時間S1が有効になりその間、アドレスにより選択されたデータ情報の処理が一時的に中断される。
【0029】
尚、図中50のアクセスは、前段に於けるデータのアクセスするタイミングを示しているが、この例では、スタートしたばかりであるので、該50の位置では何も処理されていない。
次に、時刻t4で、該センス待ち時間S1が終了する直前に、51で示される様に、当該アドレスmで読み出された各データ情報0から3がセンスアンプ6から読み出され,時刻t5に於いてセンス待ち時間S1が終了すると時刻t6に於いてラッチ信号R1が出力され、61に示す様に、当該センスアンプ6に格納されている各データ情報0〜3が該ラッチ回路9に記憶される。
【0030】
係るLOAD信号、ATD信号、センス待ち時間S及びラッチ信号等は、前記したタイミング制御手段13を介して出力される様にしても良い。
上記した手順までの結果が図7に示されている。
次に、該ラッチ信号Rの出力に応答して時刻t7で、加算信号A1が出力されるので、これによって、時刻t8に於いて42に示す様に該内部アドレス発生手段11のアドレスが、例えば1だけ歩進されてm+1となる。
【0031】
従って、図8を参照する事により、該アドレスm+1に於いては、ワード線m+1が選択され、当該ワード線m+1に含まれるデータ情報4〜7が読み出される事になる。
尚、この間に、該ラッチ回路9にラッチされた各データ情報0〜3は、該第2のアドレス発生手段22のアドレスに従って、71に示す様に、ランダムに又は連続的にセンスアンプ選択手段7を介して出力バッファ8に出力される。
【0032】
以上の関係を図8に示してある。
次に、時刻t9に於いて再びセンス待ち時間S2が有効になるが、その間時刻t10から時刻t11の間、即ち図示の52の期間中当該内部アドレス発生手段11は、該メモリセル手段3に該アドレスm+1でアクセスして、それに対応するデータ情報4〜7を読み出しておく。
【0033】
時刻t11後に当該アクセスしたデータ情報を図示の53で示す様に当該アドレスm+1で読み出された各データ情報4から7がセンスアンプ6から読み出される。
その後、時刻t12でセンス待ち時間S2がタイムアップした後に、時刻T2で外部の第1のアドレス発生手段21のアドレスが変化して例えばm+1となった場合、アドレス変化検出手段からアドレス変化信号ATDが時刻t13で出力されると、此れに同期して当該比較手段12に於いて比較演算が実行される。
【0034】
この状態では、既に当該内部アドレス発生手段11からアドレスm+1が当該比較手段12に入力されているので、外部アドレスである第1のアドレス発生手段21から入力された次のアドレスm+1とが一致するので、当該比較手段12は一致信号ICを出力する。
係る一致信号ICに応答して、時刻t14に於いてラッチ信号R2が出力され、62に示す様に、当該センスアンプ6に格納されている各データ情報4〜7が該ラッチ回路9に記憶される。
【0035】
以上の状態は、図9に示されている。
その後、 該ラッチ信号R2の出力に応答して時刻t15で、加算信号A2が出力されるので、これによって、時刻t16に於いて図3の43に示す様に該内部アドレス発生手段11のアドレスが、例えば1だけ歩進されてm+2となる。従って、図10に示される様に、該アドレスm+2に於いては、ワード線m+2が選択され、当該ワード線m+2に含まれるデータ情報8〜11が読み出される事になる。
【0036】
即ち、当該内部アドレス発生手段11により先行的なアクセス操作が開始されるのである。
尚、この間に、該ラッチ回路9にラッチされた各データ情報3〜7は、該第2のアドレス発生手段22のアドレスに従って、72に示す様に、ランダムに又は連続的にセンスアンプ選択手段7を介して出力バッファ8に出力される。
【0037】
以上の関係を図10に示してある。
次に、時刻t17に於いて再びセンス待ち時間S3が有効になるが、その間時刻t18から時刻t19の間、即ち図示の54の期間中当該内部アドレス発生手段11は、該メモリセル手段3に該アドレスm+2でアクセスして、それに対応するデータ情報8〜11を読み出しておく。
【0038】
時刻t19後で当該センス待ち時間S3の終了直前の時刻tに当該アクセスしたデータ情報を図示の55で示す様に当該アドレスm+2で読み出された各データ情報8から11がセンスアンプ6から読み出される。
その後、時刻t20でセンス待ち時間S3がタイムアップした後に、時刻T3で外部の第1のアドレス発生手段21のアドレスが変化して例えばm+2となった場合、アドレス変化検出手段からアドレス変化信号ATDが時刻t21で出力されると、此れに同期して当該比較手段12に於いて比較演算が実行される。
【0039】
この状態では、既に当該内部アドレス発生手段11からアドレスm+2が当該比較手段12に入力されているので、外部アドレスである第1のアドレス発生手段21から入力された次のアドレスm+2とが一致するので、当該比較手段12は一致信号ICを出力する。
係る一致信号ICに応答して、時刻t23に於いてラッチ信号R3が出力され、63に示す様に、当該センスアンプ6に格納されている各データ情報8〜11が該ラッチ回路9に記憶される。
【0040】
以上の状態は、図11に示されている。
その後、 該ラッチ信号R3の出力に応答して時刻t24で、加算信号A3が出力されるので、これによって、時刻t25に於いて図3の44に示す様に該内部アドレス発生手段11のアドレスが、例えば1だけ歩進されてm+3となり、上記と同様の方法で該アドレスm+3に相当する該ワード線m+3に含まれるデータ情報12〜15が読み出され当該内部アドレス発生手段11により先行的なアクセス操作が開始されるのである。
【0041】
尚、この間に、該ラッチ回路9にラッチされた各データ情報8〜11は、該第2のアドレス発生手段22のアドレスに従って、73に示す様に、ランダムに又は連続的にセンスアンプ選択手段7を介して出力バッファ8に出力される。
以上の関係を図11に示してある。
以下上記の各工程が繰り返される事になる。
【0042】
【発明の効果】
本発明に於いては、当該センス待ち時間を利用して、次の或いは別の上位アドレスを用いて予め当該メモリセル手段にアクセスして、当該アドレスに相当するデータ情報を読み出して待機させておくものである。
つまり、本発明に於ける半導体記憶装置に於いては、データアクセスに時間の係る上位アドレスによるデータ情報の読み出しを先行的に実行しておく事によって、データ情報の読み出し速度を高速化させるものである。
【0043】
尚、本発明に於いては、上記した様な構成を採用しているので、内部で同時平行的に読み出せるアドレスの数に係わりなく、連続したアドレスを高速に読み出す効果を奏するものであり、多数のセンスアンプをチップ内部に内蔵する必要ようがなく、従ってチップ面積を小さく出来、ビット当たりのコストを低減させると言う効果もある。
【図面の簡単な説明】
【図1】図1は、本発明に係る半導体記憶装置の一具体例の構成を示すブロックダイアグラムである。
【図2】図2は、本発明に係る半導体記憶装置を使用した場合のタイミングチャートである。
【図3】図3は、従来に於ける半導体記憶装置の構成例を説明するブロックダイアグラムである。
【図4】図4は、従来に於ける半導体記憶装置を使用した場合のタイミングチャートである。
【図5】図5は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図6】図6は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図7】図7は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図8】図8は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図9】図9は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図10】図10は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図11】図11は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【符号の説明】
1…半導体記憶装置
2…アドレスバッファ手段
3…メモリセル手段
4…ワード線選択手段
5…ビット線選択手段
6…センスアンプ
7…センスアンプ選択手段、第2のアドレス発生手段
8…出力バッファ
9…ラッチ回路
10…先行読出手段
11…内部アドレス発生手段
12…比較手段
13…タイミング制御手段
14…第1の読出し手段
16…外部アドレス入力部
17…内部アドレス値変更手段
21…第1のアドレス発生手段
22…第2のアドレス発生手段
Claims (7)
- アドレスバッファ手段と、メモリセル手段と、ワード線選択手段と、ビット線選択手段と、出力バッファ手段と、前記アドレスバッファ手段に設けられ、複数個のデータ情報を1グループとして、前記グループ毎に一のアドレスを付与する第1のアドレス発生手段と、個々の前記データ情報のそれぞれに一のアドレスを付与する第2のアドレス発生手段と、
前記第1のアドレス発生手段における一のアドレス値を用いて、前記ワード線選択手段または前記ワード線選択手段及び前記ビット線選択手段により選択された1つの複数個のデータ情報群を読み出す読み出し手段と、
前記第2のアドレス発生手段におけるアドレス値を用いて、前記読み出し手段により読み出された前記1つの複数個のデータ情報群を構成する個々のデータ情報を選択的に前記出力バッファ手段に出力する選択手段と、
前記読み出し手段が前記第1のアドレス発生手段における一のアドレス値を用いて選択された1つの複数個のデータ情報群を読み出してから、前記選択手段が前記第2のアドレス発生手段におけるアドレス値を用いて前記複数個のデータ情報群を構成する個々のデータ情報を選択的に前記出力バッファ手段に出力している間に、内部アドレス発生手段が発生する当該一のアドレス値とは異なるアドレス値を用いて、他の1つの複数個のデータ情報群を読み出す先行読み出し手段と、を含む半導体記憶装置であって、
前記先行読み出し手段は、前記第1のアドレス発生手段からのアドレス値が入力される入力部を有し、所定の制御信号に基づいて、既に記憶されている該一のアドレス値とは異なるアドレス値を生成する前記内部アドレス発生手段と、該内部アドレス発生手段が生成するアドレス値と前記一のアドレス値から変化した後のアドレス値とを比較する比較手段と、を具備し、前記比較手段は、前記両アドレス値が一致した場合に、前記内部アドレス発生手段に対して前記所定の制御信号を発生し、該内部アドレス発生回路のアドレスを変更するものであることを特徴とする半導体記憶装置。 - 前記第1のアドレス発生手段は、ワード線選択の為のアドレスを発生するものであることを特徴とする請求項1記載の半導体記憶装置。
- 前記第2のアドレス発生手段は、ビット線選択の為のアドレスを発生するものであることを特徴とする請求項1記載の半導体記憶装置。
- 前記読み出し手段は、センスアンプおよびラッチ回路を含んでいることを特徴とする請求項1記載の半導体記憶装置。
- 前記比較手段は、前記両アドレス値が一致した場合に、前記読み出し手段により、当該アドレス値に対応する複数個のデータ情報群を先行的に読み出す為の信号を出力するものであることを特徴とする請求項1記載の半導体記憶装置。
- 前記内部アドレス発生手段に記憶されているアドレス値を変更する手段は、カウンタであることを特徴とする請求項4記載の半導体記憶装置。
- 前記センスアンプに格納されている前記複数個のデータ情報群を前記ラッチ回路にラッチする為のラッチ信号と、前記カウンタのカウント値を加算する加算信号とを出力するタイミング制御手段を更に備え、前記加算信号は前記ラッチ信号に続いて出力されることを特徴とする請求項6記載の半導体記憶装置。
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