JP3544678B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に関するものであり、更に詳しくは、メモリに記憶されているデータ情報を高速に各効率的に読み出す事の出来る半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、不揮発性メモリー、例えばフローティングゲート、コントロールゲートを持つ一括消去型半導体記憶装置を磁気ディスク等の置き換え用途に使用する事が著しく増加している。
これは、例えば、磁気媒体の場合には、あるまとまったデータ量（例えば２５６バイト、５１２バイト等）の単位で読み出しや書き込みが行われるが、この操作を半導体から構成されているメモリ等に置き換えて高速化を図る場合には、全アドレスに対するランダムアクセスは、必須ではなく、あるアドレス単位でのランダムアクセスが可能であれば良いとされている。
【０００３】
又、係る単位内では、連続したアドレスを順次にアクセス出来れば良いが、半導体記憶装置全体での性能向上の為には、係る順次アクセスを高速に実行する必要が望まれている。
処で、従来の於ける、半導体を用いてメモリを構成した半導体記憶装置等に於いては、複数アドレス分のデータを並列的に読み出せる様に、センスアンプを１ビット当たり複数個持ち、該センスアンプの出力をアドレスによって選択すると言う方法を採用している。
【０００４】
図３には、従来の於ける当該半導体記憶装置１の一具体例の構成が示されている。
即ち、図３に於いては、少なくとも適宜の外部記憶回路から入力されるアドレス入力ＡＤＤを受けるアドレスバッファ２、メモリセル手段３、ワード線選択手段４、ビット線選択手段５、センスアンプ６、センスアンプ選択手段７及び出力バッファ８を含んで構成された半導体記憶装置１が示されており、該アドレスバッファ手段２からは、所定の数のデータ情報群を同時にアクセスして読み出し為の第１のアドレス発生手段と、当該第１のアドレス発生手段により選択された複数のデータ情報を個別に選択する第２のアドレス発生手段とが設けられており、該第１のアドレス発生手段は、例えば複数本のワード線ＷＬの中から所定のワード線を選択して、当該ワード線に沿って格納されている複数個のデータ情報を全て読み出す様にしたもので有って、一般的には、上位アドレスと称されるものである。
【０００５】
一方、該第２のアドレス発生手段は、上記した上位アドレスで選択された複数個のデータ情報のそれぞれを選択する為に、該ビット線ＢＬのそれぞれを適宜に且つ個々に選択する為のアドレスを発生させるもので有って、一般的には、下位アドレスと称されるものである。
係る構成を有する従来の半導体記憶装置１に於いては、前記第１のアドレス発生手段即ち上位アドレスによるデータの読み出しは時間がかかり、該第２のアドレス発生手段、即ち下位アドレスによるビット線選択手段による、各ビット線ＢＬ毎の選択手段データの読み出し操作は極めて短時間で実行されるものである。
【０００６】
つまり、従来の半導体記憶装置に於いては、該上位アドレスによるデータ情報の選択は時間が係るのに対して、該上位アドレスが固定された状態、つまり上位アドレスが変化しない状態に於いては、該下位アドレスによるデータ情報の選択は、ランダムに且つ高速で行う事が可能であるが、再び上位アドレスを選択する場合には、そのアクセス時間が長くなると言う問題が有った。
【０００７】
この原因は、当該上位アドレスによって、所定のワード線ＷＬを選択する場合に、当該ワード線ＷＬには、多数のデータが付加されているので、当該読み出し操作に時間がかかると同時に、当該ワード線ＷＬから選択された、データ情報を、該センスアンプ６に一旦書き込むに際して、当該センスアンプ６に対する電源投入時から暫くの間は、その電位が安定しないので、その間に、当該データ情報を書き込んでも正確なデータ情報が書き込まれるか判らないので、通常は、所定の時間遅延させ、即ちセンス待ち時間を設定し、当該センス待ち時間経過後に、初めて当該センスアンプ６に所定のデータ情報を書き込むという操作が行われている。
【０００８】
従って、従来に於いては、図４のタイミングチャートに示す様に、当該上位アドレスが、アドレスｍのデータ情報（０，１，２，３）を所定の時間をかけて読み出した後、そのデータ情報を該センスアンプ７等に書き込むに際し、Ｘと表示されている期間は、センス待ち時間として何も操作しない時間をわざわざ設定しでおり、当該待ち時間が経過した後に、それぞれのデータ情報（０，１，２，３）を各センスアンプ７に書き込み、その後該センスアンプ選択手段７によって、順次に出力バッファ８から出力されるものである。
【０００９】
つまり、従来の半導体記憶装置１に於いては、係るセンス待ち時間が存在している為に、データの読み出し時間が長くかかってしまうので、高速化に適合しえないと言う問題が有った。
特に、半導体記憶装置１に於いて、内蔵している１ビット当たりのセンスアンプの個数よりも多い連続アドレスをアクセスする場合に、途中でセンスアンプ動作の為の待ち時間が存在するので、当該データの出力を均等な時間間隔で、且つ高速で読み出す事が不可能であると言う問題も有った。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、メモリセル手段に記憶されている複数のデータ情報を高速に読み出す事の出来る半導体記憶装置を提供するものであり、特に連続したアドレスを高速に且つ等間隔で読み出す事の出来る半導体記憶装置を提供するものである。
【００１１】
【課題を解決するための手段】
本発明によれば、アドレスバッファ手段と、メモリセル手段と、ワード線選択手段と、ビット線選択手段と、出力バッファ手段と、前記アドレスバッファ手段に設けられ、複数個のデータ情報を１グループとして、前記グループ毎に一のアドレスを付与する第１のアドレス発生手段と、個々の前記データ情報のそれぞれに一のアドレスを付与する第２のアドレス発生手段と、前記第１のアドレス発生手段における一のアドレス値を用いて、前記ワード線選択手段または前記ワード線選択手段及び前記ビット線選択手段により選択された１つの複数個のデータ情報群を読み出す読み出し手段と、前記第２のアドレス発生手段におけるアドレス値を用いて、前記読み出し手段により読み出された前記１つの複数個のデータ情報群を構成する個々のデータ情報を選択的に前記出力バッファ手段に出力する選択手段と、前記読み出し手段が前記第１のアドレス発生手段における一のアドレス値を用いて選択された１つの複数個のデータ情報群を読み出してから、前記選択手段が前記第２のアドレス発生手段におけるアドレス値を用いて前記複数個のデータ情報群を構成する個々のデータ情報を選択的に前記出力バッファ手段に出力している間に、内部アドレス発生手段が発生する当該一のアドレス値とは異なるアドレス値を用いて、他の１つの複数個のデータ情報群を読み出す先行読み出し手段と、を含む半導体記憶装置であって、前記先行読み出し手段は、前記第１のアドレス発生手段からのアドレス値が入力される入力部を有し、所定の制御信号に基づいて、既に記憶されている該一のアドレス値とは異なるアドレス値を生成する前記内部アドレス発生手段と、該内部アドレス発生手段が生成するアドレス値と前記一のアドレス値から変化した後のアドレス値とを比較する比較手段と、を具備し、前記比較手段は、前記両アドレス値が一致した場合に、前記内部アドレス発生手段に対して前記所定の制御信号を発生し、該内部アドレス発生回路のアドレスを変更するものであることを特徴とする半導体記憶装置が提供される。
【００１２】
【作用】
本発明に係る半導体記憶装置によれば、第１のアドレス発生手段は、アドレスバッファ手段に設けられ、複数個のデータ情報を１グループとしてそのグループ毎に一のアドレスを付与し、また、第２のアドレス発生手段は、個々のデータ情報のそれぞれに一のアドレスを付与する。読み出し手段は、第１のアドレス発生手段における一のアドレス値を用いて、ワード線選択手段またはワード線選択手段及びビット線選択手段により選択された１つの複数個のデータ情報群を読み出し、また、選択手段は、第２のアドレス発生手段におけるアドレス値を用いて、読み出し手段により読み出された１つの複数個のデータ情報群を構成する個々のデータ情報を選択的に出力バッファ手段に出力する。さらに、先行読み出し手段は、読み出し手段が第１のアドレス発生手段における一のアドレス値を用いて選択された１つの複数個のデータ情報群を読み出してから、該選択手段が第２のアドレス発生手段におけるアドレス値を用いて複数個のデータ情報群を構成する個々のデータ情報を選択的に出力バッファ手段に出力している間に、内部アドレス発生手段が発生する当該一のアドレス値とは異なるアドレス値を用いて、他の１つの複数個のデータ情報群を読み出す。
先行読み出し手段は、内部アドレス発生手段および比較手段を備え、内部アドレス発生手段は、第１のアドレス発生手段からのアドレス値が入力される入力部を有し、所定の制御信号に基づいて、既に記憶されているアドレス値とは異なるアドレス値を生成し、また、比較手段は、内部アドレス発生手段が生成するアドレス値と前記一のアドレス値から変化した後のアドレス値とを比較し、両アドレス値が一致した場合に、内部アドレス発生手段に対して所定の制御信号を発生し、内部アドレス発生回路のアドレスを変更する。
【００１３】
つまり、本発明に於ける半導体記憶装置に於いては、データアクセスに時間の係る上位アドレスによるデータ情報の読み出しを先行的に実行しておく事によって、データ情報の読み出し速度を高速化させるものである。
【００１４】
【実施例】
以下に、本発明に係る半導体記憶装置の具体例を図面を参照しながら詳細に説明する。
即ち、図１は、本発明に係る当該半導体記憶装置１の一具体例の構成を示すブロックダイアグラムであり、図に於いては、少なくとも、アドレスバッファ手段２、メモリセル手段３、ワード線選択手段４、ビット線選択手段５、出力バッファ８、当該アドレスバッファ手段２に接続され、複数個のデータ情報を１グループとして、当該グループ毎に１のアドレスを付与する第１のアドレス発生手段２１、該個々のデータ情報のそれぞれに１のアドレスを付与する第２のアドレス発生手段２２とを含んでいる半導体記憶装置１に於いて、更に、該第１のアドレス発生手段２１に於ける一のアドレス値を用いて一つの複数個のデータ情報群をワード線選択手段４とビット線選択手段５の何れかを介して選択して読み出す第１の読出し手段１４、該第１のアドレス発生手段からの一のアドレスにより選択的に読出された該複数個のデータ情報群を構成する個々のデータ情報を該第２のアドレス発生手段２２に於けるアドレス値を用いて該ビット線選択手段５とワード線選択手段４の何れかを介して、当該出力バッファ８に選択的に読出す第２の読出し手段７、当該第１のアドレス発生手段からの一のアドレスにより所定の複数個のデータ情報を読み出した後に、該第１のアドレス発生手段からの一のアドレスにより読み出された複数個のデータ情報のそれぞれが、該第２のアドレス発生手段におけるそれぞれのアドレスにより選択的に出力バッファ８に読み出されている間に、該第１のアドレス発生手段に於ける他のアドレス値を用いて、第１のアドレス発生手段に於ける当該他のアドレスに相当する他の複数個のデータ情報群を読出しする先行読出手段１０とが設けられている半導体記憶装置１が示されている。
【００１５】
即ち、本発明に係る当該半導体記憶装置１の構成は、基本的には、図３に示されている従来の半導体記憶装置１の構成と略同一であるが、異なる点は、上記した様に、センス待ち時間を利用して、次の或いは別の上位アドレスを用いて予め当該メモリセル手段にアクセスして、当該アドレスに相当するデータ情報を読み出して待機させておく先行読出手段１０を設けたものである。
【００１６】
本発明に於いて使用される当該第１のアドレス発生手段２１は、例えば、ワード線ＷＬを選択する為のアドレスを発生するものであって、複数個の異なるデータ情報群を１グループとして一つのアドレスを付与したものであるので、従来に於ける上位アドレスの概念に相当するものでもある。
又、本発明に於いて使用されている当該第２のアドレス発生手段２２は、ビット線ＢＬ選択の為のアドレスを発生するものであって、前記第１のアドレス発生手段２１により選択された複数個のデータ情報からなる一群のデータ情報の各々に対してアクセスするアドレスを発生させるものであるから、従来に於ける下位アドレスの概念に相当するものでもある。
【００１７】
本発明に係る当該第１の読出し手段１４は、センスアンプ６を含んでいるもので有っても良く又、センスアンプ６とラッチ回路９とから構成されているもので有っても良い。
一方、本発明に於いて使用される該第２の読出し手段７は、センスアンプ選択手段７を含んでいるもので有っても良い。
【００１８】
次に、本発明に於いて特徴的な構成の一つである、該先行読出し手段１０は、当該アドレスバッファ手段２に設けられた該第１のアドレス発生手段２１からのアドレス情報が入力される入力部１６を有し、且つ所定の制御信号に基づいて、既に記憶されているアドレス情報を変更する手段１７、例えば適宜のカウンタ回路を有する内部アドレス発生手段１１、該内部アドレス発生手段１１のアドレス情報と該第１のアドレス発生手段２１からのアドレス情報とを比較する比較手段１２とを有しているものである。
【００１９】
又、本発明に於ける当該比較手段１２は、前記両アドレス情報が一致した場合に、当該第１の読出し手段１４により、当該アドレス情報に対応する複数個のデータ情報群を該メモリセル手段３から先行的に読み出す為の信号を出力するものであり、更に、当該比較手段１２は、前記両アドレス情報が一致した場合に、当該内部アドレス発生手段１１に対して該所定の制御信号を発生し、当該内部アドレス発生回路１１に設けられた、該アドレス情報を変更する手段である適宜のカウンタ回路のカウンタ値を変更させ、内部アドレス発生手段１１のアドレスを変更するものである。
【００２０】
本発明に於ける当該カウンタの値を変化させて、該内部アドレス発生手段１１内のアドレスを変化させる場合には、連続的に当該アドレスが増加若しくは減少する様に変化させるもので有っても良く、又ランダムに変化させるもので有っても良い。
一方、本発明に用いられている該先行読出し手段１０には、該内部アドレス発生手段１１、該比較手段１２の動作をそれぞれ関連的に制御するタイミング制御手段１３が設けられている事が望ましい。
【００２１】
当該タイミング制御手段１３は、その他、前記した第１の読出し手段１４を構成する該センスアンプ６、該ラッチ回路９及び、第２の読出し手段を構成する該センスアンプ選択手段７のそれぞれの動作のタイミングをも制御するものである。
尚、該タイミング制御手段１３は、前記第１のアドレス発生手段２１のアドレスが変化したか否かを判断して、当該アドレスの変化が有った場合に所定の検出信号ＡＴＤを出力するアドレストランジッション検出回路（図示せず）の制御も受けるものである。
【００２２】
本発明に於ける当該先行読出し手段１０に於いては、先ず、該内部アドレス発生手段１１に於ける該一のアドレスに基づいて、当該第１の読出し手段１４によって読み出された特定の複数個のデータ情報群を、該第１の読出し手段に於ける該センスアンプ６に読み出す操作を実行する迄の予め定められた所定の遅延時間を利用して、当該１のアドレスとは異なる別のアドレスに先行的にアクセスする様に構成されているものである。
【００２３】
更に、本発明に於いては、当該所定の遅延時間が経過した時点で、当該センスアンプ６に格納されている、当該複数個のデータ情報群を、該ラッチ回路９にラッチする為のラッチ信号が、前記タイミング制御手段１３から出力されると同時に、前記タイミング制御手段１３は当該内部アドレス発生回路１１のカウント値を変更するものである。
【００２４】
即ち、本発明に於いては、上記従来の問題点を解決する為に、データの出力中に、次の上位アドレスのアクセスが済んでしまう様に構成されているものであり、具体的には、該第１のアドレス発生手段２１のアドレスの変化を検出する回路を別途設けておき、当該アドレスの変化が検知された場合には、適宜の加算信号により当該アドレス値をカウンタ又は加算回路によって加算して、当該加算されたアドレスと外部から入力されたアドレスとを比較する回路、センスアンプの出力をラッチするラッチ回路、及び所定のタイミングを用いて、これらの回路の制御信号を発生させる回路を有し、該第１のアドレス発生手段２１が変化した場合には、事前に加算して得たアドレスと比較して一致していればアクセスしていたデータをラッチして出力するものである。
【００２５】
その後、当該内部アドレス発生手段１１のアドレスを更に加算して次のアクセスを開始すると言う動作を繰り返す事によって、連続した又はランダムなアドレスに対して高速にアクセスする事が可能となるのである。
本発明に於いては、上記した様な構成を採用しているので、内部で同時平行的に読み出せるアドレスの数に係わりなく、連続したアドレスを高速に読み出す効果を奏するものであり、多数のセンスアンプをチップ内に内蔵する必要がなく、従ってチップ面積を小さく出来、ビット当たりのコストを低減させると言う効果もある。
【００２６】
以下に本発明に係る半導体記憶装置１の動作手順に付いて図２に示されるタイミングチャートと図５〜図１１を参照しながら説明する。
図５は、本発明に於ける半導体記憶装置の初期の状態を示す回路図であり、この段階では、第１のアドレス発生手段２１からはアドレスｍが該比較手段１２と該内部アドレス発生手段１１とに供給される。
【００２７】
該比較手段１２には、該内部アドレス発生手段１１から、内部アドレス値が来ていないので、当該比較手段１２は不一致の信号を出力する。
図５に於いては、当該比較手段１２が不一致の信号を出力した状態が示されている。
図２のタイミングチャートを参照すると、先ず第１のアドレス発生手段２１のアドレスが時刻Ｔ１でｍに変化し、それによって、アドレス変化検出信号ＡＴＤが出力され該比較手段１２が駆動されると同時に、時刻ｔ１に於いて、ＬＯＡＤ信号が出力され、時刻ｔ２に於いて、外部アドレスである第１のアドレス発生手段２１のアドレスｍが、４１に示す様に、当該内部アドレス発生手段１１に入力される。
【００２８】
従って、図６を参照する事により、該アドレスｍに於いては、ワード線ｍが選択され、当該ワード線ｍに含まれるデータ情報０〜３が読み出される事になる。それと同時に時刻ｔ３に於いて、前記した様に、センス待ち時間Ｓ１が有効になりその間、アドレスにより選択されたデータ情報の処理が一時的に中断される。
【００２９】
尚、図中５０のアクセスは、前段に於けるデータのアクセスするタイミングを示しているが、この例では、スタートしたばかりであるので、該５０の位置では何も処理されていない。
次に、時刻ｔ４で、該センス待ち時間Ｓ１が終了する直前に、５１で示される様に、当該アドレスｍで読み出された各データ情報０から３がセンスアンプ６から読み出され，時刻ｔ５に於いてセンス待ち時間Ｓ１が終了すると時刻ｔ６に於いてラッチ信号Ｒ１が出力され、６１に示す様に、当該センスアンプ６に格納されている各データ情報０〜３が該ラッチ回路９に記憶される。
【００３０】
係るＬＯＡＤ信号、ＡＴＤ信号、センス待ち時間Ｓ及びラッチ信号等は、前記したタイミング制御手段１３を介して出力される様にしても良い。
上記した手順までの結果が図７に示されている。
次に、該ラッチ信号Ｒの出力に応答して時刻ｔ７で、加算信号Ａ１が出力されるので、これによって、時刻ｔ８に於いて４２に示す様に該内部アドレス発生手段１１のアドレスが、例えば１だけ歩進されてｍ＋１となる。
【００３１】
従って、図８を参照する事により、該アドレスｍ＋１に於いては、ワード線ｍ＋１が選択され、当該ワード線ｍ＋１に含まれるデータ情報４〜７が読み出される事になる。
尚、この間に、該ラッチ回路９にラッチされた各データ情報０〜３は、該第２のアドレス発生手段２２のアドレスに従って、７１に示す様に、ランダムに又は連続的にセンスアンプ選択手段７を介して出力バッファ８に出力される。
【００３２】
以上の関係を図８に示してある。
次に、時刻ｔ９に於いて再びセンス待ち時間Ｓ２が有効になるが、その間時刻ｔ１０から時刻ｔ１１の間、即ち図示の５２の期間中当該内部アドレス発生手段１１は、該メモリセル手段３に該アドレスｍ＋１でアクセスして、それに対応するデータ情報４〜７を読み出しておく。
【００３３】
時刻ｔ１１後に当該アクセスしたデータ情報を図示の５３で示す様に当該アドレスｍ＋１で読み出された各データ情報４から７がセンスアンプ６から読み出される。
その後、時刻ｔ１２でセンス待ち時間Ｓ２がタイムアップした後に、時刻Ｔ２で外部の第１のアドレス発生手段２１のアドレスが変化して例えばｍ＋１となった場合、アドレス変化検出手段からアドレス変化信号ＡＴＤが時刻ｔ１３で出力されると、此れに同期して当該比較手段１２に於いて比較演算が実行される。
【００３４】
この状態では、既に当該内部アドレス発生手段１１からアドレスｍ＋１が当該比較手段１２に入力されているので、外部アドレスである第１のアドレス発生手段２１から入力された次のアドレスｍ＋１とが一致するので、当該比較手段１２は一致信号ＩＣを出力する。
係る一致信号ＩＣに応答して、時刻ｔ１４に於いてラッチ信号Ｒ２が出力され、６２に示す様に、当該センスアンプ６に格納されている各データ情報４〜７が該ラッチ回路９に記憶される。
【００３５】
以上の状態は、図９に示されている。
その後、 該ラッチ信号Ｒ２の出力に応答して時刻ｔ１５で、加算信号Ａ２が出力されるので、これによって、時刻ｔ１６に於いて図３の４３に示す様に該内部アドレス発生手段１１のアドレスが、例えば１だけ歩進されてｍ＋２となる。従って、図１０に示される様に、該アドレスｍ＋２に於いては、ワード線ｍ＋２が選択され、当該ワード線ｍ＋２に含まれるデータ情報８〜１１が読み出される事になる。
【００３６】
即ち、当該内部アドレス発生手段１１により先行的なアクセス操作が開始されるのである。
尚、この間に、該ラッチ回路９にラッチされた各データ情報３〜７は、該第２のアドレス発生手段２２のアドレスに従って、７２に示す様に、ランダムに又は連続的にセンスアンプ選択手段７を介して出力バッファ８に出力される。
【００３７】
以上の関係を図１０に示してある。
次に、時刻ｔ１７に於いて再びセンス待ち時間Ｓ３が有効になるが、その間時刻ｔ１８から時刻ｔ１９の間、即ち図示の５４の期間中当該内部アドレス発生手段１１は、該メモリセル手段３に該アドレスｍ＋２でアクセスして、それに対応するデータ情報８〜１１を読み出しておく。
【００３８】
時刻ｔ１９後で当該センス待ち時間Ｓ３の終了直前の時刻ｔに当該アクセスしたデータ情報を図示の５５で示す様に当該アドレスｍ＋２で読み出された各データ情報８から１１がセンスアンプ６から読み出される。
その後、時刻ｔ２０でセンス待ち時間Ｓ３がタイムアップした後に、時刻Ｔ３で外部の第１のアドレス発生手段２１のアドレスが変化して例えばｍ＋２となった場合、アドレス変化検出手段からアドレス変化信号ＡＴＤが時刻ｔ２１で出力されると、此れに同期して当該比較手段１２に於いて比較演算が実行される。
【００３９】
この状態では、既に当該内部アドレス発生手段１１からアドレスｍ＋２が当該比較手段１２に入力されているので、外部アドレスである第１のアドレス発生手段２１から入力された次のアドレスｍ＋２とが一致するので、当該比較手段１２は一致信号ＩＣを出力する。
係る一致信号ＩＣに応答して、時刻ｔ２３に於いてラッチ信号Ｒ３が出力され、６３に示す様に、当該センスアンプ６に格納されている各データ情報８〜１１が該ラッチ回路９に記憶される。
【００４０】
以上の状態は、図１１に示されている。
その後、 該ラッチ信号Ｒ３の出力に応答して時刻ｔ２４で、加算信号Ａ３が出力されるので、これによって、時刻ｔ２５に於いて図３の４４に示す様に該内部アドレス発生手段１１のアドレスが、例えば１だけ歩進されてｍ＋３となり、上記と同様の方法で該アドレスｍ＋３に相当する該ワード線ｍ＋３に含まれるデータ情報１２〜１５が読み出され当該内部アドレス発生手段１１により先行的なアクセス操作が開始されるのである。
【００４１】
尚、この間に、該ラッチ回路９にラッチされた各データ情報８〜１１は、該第２のアドレス発生手段２２のアドレスに従って、７３に示す様に、ランダムに又は連続的にセンスアンプ選択手段７を介して出力バッファ８に出力される。
以上の関係を図１１に示してある。
以下上記の各工程が繰り返される事になる。
【００４２】
【発明の効果】
本発明に於いては、当該センス待ち時間を利用して、次の或いは別の上位アドレスを用いて予め当該メモリセル手段にアクセスして、当該アドレスに相当するデータ情報を読み出して待機させておくものである。
つまり、本発明に於ける半導体記憶装置に於いては、データアクセスに時間の係る上位アドレスによるデータ情報の読み出しを先行的に実行しておく事によって、データ情報の読み出し速度を高速化させるものである。
【００４３】
尚、本発明に於いては、上記した様な構成を採用しているので、内部で同時平行的に読み出せるアドレスの数に係わりなく、連続したアドレスを高速に読み出す効果を奏するものであり、多数のセンスアンプをチップ内部に内蔵する必要ようがなく、従ってチップ面積を小さく出来、ビット当たりのコストを低減させると言う効果もある。
【図面の簡単な説明】
【図１】図１は、本発明に係る半導体記憶装置の一具体例の構成を示すブロックダイアグラムである。
【図２】図２は、本発明に係る半導体記憶装置を使用した場合のタイミングチャートである。
【図３】図３は、従来に於ける半導体記憶装置の構成例を説明するブロックダイアグラムである。
【図４】図４は、従来に於ける半導体記憶装置を使用した場合のタイミングチャートである。
【図５】図５は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図６】図６は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図７】図７は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図８】図８は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図９】図９は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図１０】図１０は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図１１】図１１は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【符号の説明】
１…半導体記憶装置
２…アドレスバッファ手段
３…メモリセル手段
４…ワード線選択手段
５…ビット線選択手段
６…センスアンプ
７…センスアンプ選択手段、第２のアドレス発生手段
８…出力バッファ
９…ラッチ回路
１０…先行読出手段
１１…内部アドレス発生手段
１２…比較手段
１３…タイミング制御手段
１４…第１の読出し手段
１６…外部アドレス入力部
１７…内部アドレス値変更手段
２１…第１のアドレス発生手段
２２…第２のアドレス発生手段
【産業上の利用分野】
本発明は、半導体記憶装置に関するものであり、更に詳しくは、メモリに記憶されているデータ情報を高速に各効率的に読み出す事の出来る半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、不揮発性メモリー、例えばフローティングゲート、コントロールゲートを持つ一括消去型半導体記憶装置を磁気ディスク等の置き換え用途に使用する事が著しく増加している。
これは、例えば、磁気媒体の場合には、あるまとまったデータ量（例えば２５６バイト、５１２バイト等）の単位で読み出しや書き込みが行われるが、この操作を半導体から構成されているメモリ等に置き換えて高速化を図る場合には、全アドレスに対するランダムアクセスは、必須ではなく、あるアドレス単位でのランダムアクセスが可能であれば良いとされている。
【０００３】
又、係る単位内では、連続したアドレスを順次にアクセス出来れば良いが、半導体記憶装置全体での性能向上の為には、係る順次アクセスを高速に実行する必要が望まれている。
処で、従来の於ける、半導体を用いてメモリを構成した半導体記憶装置等に於いては、複数アドレス分のデータを並列的に読み出せる様に、センスアンプを１ビット当たり複数個持ち、該センスアンプの出力をアドレスによって選択すると言う方法を採用している。
【０００４】
図３には、従来の於ける当該半導体記憶装置１の一具体例の構成が示されている。
即ち、図３に於いては、少なくとも適宜の外部記憶回路から入力されるアドレス入力ＡＤＤを受けるアドレスバッファ２、メモリセル手段３、ワード線選択手段４、ビット線選択手段５、センスアンプ６、センスアンプ選択手段７及び出力バッファ８を含んで構成された半導体記憶装置１が示されており、該アドレスバッファ手段２からは、所定の数のデータ情報群を同時にアクセスして読み出し為の第１のアドレス発生手段と、当該第１のアドレス発生手段により選択された複数のデータ情報を個別に選択する第２のアドレス発生手段とが設けられており、該第１のアドレス発生手段は、例えば複数本のワード線ＷＬの中から所定のワード線を選択して、当該ワード線に沿って格納されている複数個のデータ情報を全て読み出す様にしたもので有って、一般的には、上位アドレスと称されるものである。
【０００５】
一方、該第２のアドレス発生手段は、上記した上位アドレスで選択された複数個のデータ情報のそれぞれを選択する為に、該ビット線ＢＬのそれぞれを適宜に且つ個々に選択する為のアドレスを発生させるもので有って、一般的には、下位アドレスと称されるものである。
係る構成を有する従来の半導体記憶装置１に於いては、前記第１のアドレス発生手段即ち上位アドレスによるデータの読み出しは時間がかかり、該第２のアドレス発生手段、即ち下位アドレスによるビット線選択手段による、各ビット線ＢＬ毎の選択手段データの読み出し操作は極めて短時間で実行されるものである。
【０００６】
つまり、従来の半導体記憶装置に於いては、該上位アドレスによるデータ情報の選択は時間が係るのに対して、該上位アドレスが固定された状態、つまり上位アドレスが変化しない状態に於いては、該下位アドレスによるデータ情報の選択は、ランダムに且つ高速で行う事が可能であるが、再び上位アドレスを選択する場合には、そのアクセス時間が長くなると言う問題が有った。
【０００７】
この原因は、当該上位アドレスによって、所定のワード線ＷＬを選択する場合に、当該ワード線ＷＬには、多数のデータが付加されているので、当該読み出し操作に時間がかかると同時に、当該ワード線ＷＬから選択された、データ情報を、該センスアンプ６に一旦書き込むに際して、当該センスアンプ６に対する電源投入時から暫くの間は、その電位が安定しないので、その間に、当該データ情報を書き込んでも正確なデータ情報が書き込まれるか判らないので、通常は、所定の時間遅延させ、即ちセンス待ち時間を設定し、当該センス待ち時間経過後に、初めて当該センスアンプ６に所定のデータ情報を書き込むという操作が行われている。
【０００８】
従って、従来に於いては、図４のタイミングチャートに示す様に、当該上位アドレスが、アドレスｍのデータ情報（０，１，２，３）を所定の時間をかけて読み出した後、そのデータ情報を該センスアンプ７等に書き込むに際し、Ｘと表示されている期間は、センス待ち時間として何も操作しない時間をわざわざ設定しでおり、当該待ち時間が経過した後に、それぞれのデータ情報（０，１，２，３）を各センスアンプ７に書き込み、その後該センスアンプ選択手段７によって、順次に出力バッファ８から出力されるものである。
【０００９】
つまり、従来の半導体記憶装置１に於いては、係るセンス待ち時間が存在している為に、データの読み出し時間が長くかかってしまうので、高速化に適合しえないと言う問題が有った。
特に、半導体記憶装置１に於いて、内蔵している１ビット当たりのセンスアンプの個数よりも多い連続アドレスをアクセスする場合に、途中でセンスアンプ動作の為の待ち時間が存在するので、当該データの出力を均等な時間間隔で、且つ高速で読み出す事が不可能であると言う問題も有った。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、メモリセル手段に記憶されている複数のデータ情報を高速に読み出す事の出来る半導体記憶装置を提供するものであり、特に連続したアドレスを高速に且つ等間隔で読み出す事の出来る半導体記憶装置を提供するものである。
【００１１】
【課題を解決するための手段】
本発明によれば、アドレスバッファ手段と、メモリセル手段と、ワード線選択手段と、ビット線選択手段と、出力バッファ手段と、前記アドレスバッファ手段に設けられ、複数個のデータ情報を１グループとして、前記グループ毎に一のアドレスを付与する第１のアドレス発生手段と、個々の前記データ情報のそれぞれに一のアドレスを付与する第２のアドレス発生手段と、前記第１のアドレス発生手段における一のアドレス値を用いて、前記ワード線選択手段または前記ワード線選択手段及び前記ビット線選択手段により選択された１つの複数個のデータ情報群を読み出す読み出し手段と、前記第２のアドレス発生手段におけるアドレス値を用いて、前記読み出し手段により読み出された前記１つの複数個のデータ情報群を構成する個々のデータ情報を選択的に前記出力バッファ手段に出力する選択手段と、前記読み出し手段が前記第１のアドレス発生手段における一のアドレス値を用いて選択された１つの複数個のデータ情報群を読み出してから、前記選択手段が前記第２のアドレス発生手段におけるアドレス値を用いて前記複数個のデータ情報群を構成する個々のデータ情報を選択的に前記出力バッファ手段に出力している間に、内部アドレス発生手段が発生する当該一のアドレス値とは異なるアドレス値を用いて、他の１つの複数個のデータ情報群を読み出す先行読み出し手段と、を含む半導体記憶装置であって、前記先行読み出し手段は、前記第１のアドレス発生手段からのアドレス値が入力される入力部を有し、所定の制御信号に基づいて、既に記憶されている該一のアドレス値とは異なるアドレス値を生成する前記内部アドレス発生手段と、該内部アドレス発生手段が生成するアドレス値と前記一のアドレス値から変化した後のアドレス値とを比較する比較手段と、を具備し、前記比較手段は、前記両アドレス値が一致した場合に、前記内部アドレス発生手段に対して前記所定の制御信号を発生し、該内部アドレス発生回路のアドレスを変更するものであることを特徴とする半導体記憶装置が提供される。
【００１２】
【作用】
本発明に係る半導体記憶装置によれば、第１のアドレス発生手段は、アドレスバッファ手段に設けられ、複数個のデータ情報を１グループとしてそのグループ毎に一のアドレスを付与し、また、第２のアドレス発生手段は、個々のデータ情報のそれぞれに一のアドレスを付与する。読み出し手段は、第１のアドレス発生手段における一のアドレス値を用いて、ワード線選択手段またはワード線選択手段及びビット線選択手段により選択された１つの複数個のデータ情報群を読み出し、また、選択手段は、第２のアドレス発生手段におけるアドレス値を用いて、読み出し手段により読み出された１つの複数個のデータ情報群を構成する個々のデータ情報を選択的に出力バッファ手段に出力する。さらに、先行読み出し手段は、読み出し手段が第１のアドレス発生手段における一のアドレス値を用いて選択された１つの複数個のデータ情報群を読み出してから、該選択手段が第２のアドレス発生手段におけるアドレス値を用いて複数個のデータ情報群を構成する個々のデータ情報を選択的に出力バッファ手段に出力している間に、内部アドレス発生手段が発生する当該一のアドレス値とは異なるアドレス値を用いて、他の１つの複数個のデータ情報群を読み出す。
先行読み出し手段は、内部アドレス発生手段および比較手段を備え、内部アドレス発生手段は、第１のアドレス発生手段からのアドレス値が入力される入力部を有し、所定の制御信号に基づいて、既に記憶されているアドレス値とは異なるアドレス値を生成し、また、比較手段は、内部アドレス発生手段が生成するアドレス値と前記一のアドレス値から変化した後のアドレス値とを比較し、両アドレス値が一致した場合に、内部アドレス発生手段に対して所定の制御信号を発生し、内部アドレス発生回路のアドレスを変更する。
【００１３】
つまり、本発明に於ける半導体記憶装置に於いては、データアクセスに時間の係る上位アドレスによるデータ情報の読み出しを先行的に実行しておく事によって、データ情報の読み出し速度を高速化させるものである。
【００１４】
【実施例】
以下に、本発明に係る半導体記憶装置の具体例を図面を参照しながら詳細に説明する。
即ち、図１は、本発明に係る当該半導体記憶装置１の一具体例の構成を示すブロックダイアグラムであり、図に於いては、少なくとも、アドレスバッファ手段２、メモリセル手段３、ワード線選択手段４、ビット線選択手段５、出力バッファ８、当該アドレスバッファ手段２に接続され、複数個のデータ情報を１グループとして、当該グループ毎に１のアドレスを付与する第１のアドレス発生手段２１、該個々のデータ情報のそれぞれに１のアドレスを付与する第２のアドレス発生手段２２とを含んでいる半導体記憶装置１に於いて、更に、該第１のアドレス発生手段２１に於ける一のアドレス値を用いて一つの複数個のデータ情報群をワード線選択手段４とビット線選択手段５の何れかを介して選択して読み出す第１の読出し手段１４、該第１のアドレス発生手段からの一のアドレスにより選択的に読出された該複数個のデータ情報群を構成する個々のデータ情報を該第２のアドレス発生手段２２に於けるアドレス値を用いて該ビット線選択手段５とワード線選択手段４の何れかを介して、当該出力バッファ８に選択的に読出す第２の読出し手段７、当該第１のアドレス発生手段からの一のアドレスにより所定の複数個のデータ情報を読み出した後に、該第１のアドレス発生手段からの一のアドレスにより読み出された複数個のデータ情報のそれぞれが、該第２のアドレス発生手段におけるそれぞれのアドレスにより選択的に出力バッファ８に読み出されている間に、該第１のアドレス発生手段に於ける他のアドレス値を用いて、第１のアドレス発生手段に於ける当該他のアドレスに相当する他の複数個のデータ情報群を読出しする先行読出手段１０とが設けられている半導体記憶装置１が示されている。
【００１５】
即ち、本発明に係る当該半導体記憶装置１の構成は、基本的には、図３に示されている従来の半導体記憶装置１の構成と略同一であるが、異なる点は、上記した様に、センス待ち時間を利用して、次の或いは別の上位アドレスを用いて予め当該メモリセル手段にアクセスして、当該アドレスに相当するデータ情報を読み出して待機させておく先行読出手段１０を設けたものである。
【００１６】
本発明に於いて使用される当該第１のアドレス発生手段２１は、例えば、ワード線ＷＬを選択する為のアドレスを発生するものであって、複数個の異なるデータ情報群を１グループとして一つのアドレスを付与したものであるので、従来に於ける上位アドレスの概念に相当するものでもある。
又、本発明に於いて使用されている当該第２のアドレス発生手段２２は、ビット線ＢＬ選択の為のアドレスを発生するものであって、前記第１のアドレス発生手段２１により選択された複数個のデータ情報からなる一群のデータ情報の各々に対してアクセスするアドレスを発生させるものであるから、従来に於ける下位アドレスの概念に相当するものでもある。
【００１７】
本発明に係る当該第１の読出し手段１４は、センスアンプ６を含んでいるもので有っても良く又、センスアンプ６とラッチ回路９とから構成されているもので有っても良い。
一方、本発明に於いて使用される該第２の読出し手段７は、センスアンプ選択手段７を含んでいるもので有っても良い。
【００１８】
次に、本発明に於いて特徴的な構成の一つである、該先行読出し手段１０は、当該アドレスバッファ手段２に設けられた該第１のアドレス発生手段２１からのアドレス情報が入力される入力部１６を有し、且つ所定の制御信号に基づいて、既に記憶されているアドレス情報を変更する手段１７、例えば適宜のカウンタ回路を有する内部アドレス発生手段１１、該内部アドレス発生手段１１のアドレス情報と該第１のアドレス発生手段２１からのアドレス情報とを比較する比較手段１２とを有しているものである。
【００１９】
又、本発明に於ける当該比較手段１２は、前記両アドレス情報が一致した場合に、当該第１の読出し手段１４により、当該アドレス情報に対応する複数個のデータ情報群を該メモリセル手段３から先行的に読み出す為の信号を出力するものであり、更に、当該比較手段１２は、前記両アドレス情報が一致した場合に、当該内部アドレス発生手段１１に対して該所定の制御信号を発生し、当該内部アドレス発生回路１１に設けられた、該アドレス情報を変更する手段である適宜のカウンタ回路のカウンタ値を変更させ、内部アドレス発生手段１１のアドレスを変更するものである。
【００２０】
本発明に於ける当該カウンタの値を変化させて、該内部アドレス発生手段１１内のアドレスを変化させる場合には、連続的に当該アドレスが増加若しくは減少する様に変化させるもので有っても良く、又ランダムに変化させるもので有っても良い。
一方、本発明に用いられている該先行読出し手段１０には、該内部アドレス発生手段１１、該比較手段１２の動作をそれぞれ関連的に制御するタイミング制御手段１３が設けられている事が望ましい。
【００２１】
当該タイミング制御手段１３は、その他、前記した第１の読出し手段１４を構成する該センスアンプ６、該ラッチ回路９及び、第２の読出し手段を構成する該センスアンプ選択手段７のそれぞれの動作のタイミングをも制御するものである。
尚、該タイミング制御手段１３は、前記第１のアドレス発生手段２１のアドレスが変化したか否かを判断して、当該アドレスの変化が有った場合に所定の検出信号ＡＴＤを出力するアドレストランジッション検出回路（図示せず）の制御も受けるものである。
【００２２】
本発明に於ける当該先行読出し手段１０に於いては、先ず、該内部アドレス発生手段１１に於ける該一のアドレスに基づいて、当該第１の読出し手段１４によって読み出された特定の複数個のデータ情報群を、該第１の読出し手段に於ける該センスアンプ６に読み出す操作を実行する迄の予め定められた所定の遅延時間を利用して、当該１のアドレスとは異なる別のアドレスに先行的にアクセスする様に構成されているものである。
【００２３】
更に、本発明に於いては、当該所定の遅延時間が経過した時点で、当該センスアンプ６に格納されている、当該複数個のデータ情報群を、該ラッチ回路９にラッチする為のラッチ信号が、前記タイミング制御手段１３から出力されると同時に、前記タイミング制御手段１３は当該内部アドレス発生回路１１のカウント値を変更するものである。
【００２４】
即ち、本発明に於いては、上記従来の問題点を解決する為に、データの出力中に、次の上位アドレスのアクセスが済んでしまう様に構成されているものであり、具体的には、該第１のアドレス発生手段２１のアドレスの変化を検出する回路を別途設けておき、当該アドレスの変化が検知された場合には、適宜の加算信号により当該アドレス値をカウンタ又は加算回路によって加算して、当該加算されたアドレスと外部から入力されたアドレスとを比較する回路、センスアンプの出力をラッチするラッチ回路、及び所定のタイミングを用いて、これらの回路の制御信号を発生させる回路を有し、該第１のアドレス発生手段２１が変化した場合には、事前に加算して得たアドレスと比較して一致していればアクセスしていたデータをラッチして出力するものである。
【００２５】
その後、当該内部アドレス発生手段１１のアドレスを更に加算して次のアクセスを開始すると言う動作を繰り返す事によって、連続した又はランダムなアドレスに対して高速にアクセスする事が可能となるのである。
本発明に於いては、上記した様な構成を採用しているので、内部で同時平行的に読み出せるアドレスの数に係わりなく、連続したアドレスを高速に読み出す効果を奏するものであり、多数のセンスアンプをチップ内に内蔵する必要がなく、従ってチップ面積を小さく出来、ビット当たりのコストを低減させると言う効果もある。
【００２６】
以下に本発明に係る半導体記憶装置１の動作手順に付いて図２に示されるタイミングチャートと図５〜図１１を参照しながら説明する。
図５は、本発明に於ける半導体記憶装置の初期の状態を示す回路図であり、この段階では、第１のアドレス発生手段２１からはアドレスｍが該比較手段１２と該内部アドレス発生手段１１とに供給される。
【００２７】
該比較手段１２には、該内部アドレス発生手段１１から、内部アドレス値が来ていないので、当該比較手段１２は不一致の信号を出力する。
図５に於いては、当該比較手段１２が不一致の信号を出力した状態が示されている。
図２のタイミングチャートを参照すると、先ず第１のアドレス発生手段２１のアドレスが時刻Ｔ１でｍに変化し、それによって、アドレス変化検出信号ＡＴＤが出力され該比較手段１２が駆動されると同時に、時刻ｔ１に於いて、ＬＯＡＤ信号が出力され、時刻ｔ２に於いて、外部アドレスである第１のアドレス発生手段２１のアドレスｍが、４１に示す様に、当該内部アドレス発生手段１１に入力される。
【００２８】
従って、図６を参照する事により、該アドレスｍに於いては、ワード線ｍが選択され、当該ワード線ｍに含まれるデータ情報０〜３が読み出される事になる。それと同時に時刻ｔ３に於いて、前記した様に、センス待ち時間Ｓ１が有効になりその間、アドレスにより選択されたデータ情報の処理が一時的に中断される。
【００２９】
尚、図中５０のアクセスは、前段に於けるデータのアクセスするタイミングを示しているが、この例では、スタートしたばかりであるので、該５０の位置では何も処理されていない。
次に、時刻ｔ４で、該センス待ち時間Ｓ１が終了する直前に、５１で示される様に、当該アドレスｍで読み出された各データ情報０から３がセンスアンプ６から読み出され，時刻ｔ５に於いてセンス待ち時間Ｓ１が終了すると時刻ｔ６に於いてラッチ信号Ｒ１が出力され、６１に示す様に、当該センスアンプ６に格納されている各データ情報０〜３が該ラッチ回路９に記憶される。
【００３０】
係るＬＯＡＤ信号、ＡＴＤ信号、センス待ち時間Ｓ及びラッチ信号等は、前記したタイミング制御手段１３を介して出力される様にしても良い。
上記した手順までの結果が図７に示されている。
次に、該ラッチ信号Ｒの出力に応答して時刻ｔ７で、加算信号Ａ１が出力されるので、これによって、時刻ｔ８に於いて４２に示す様に該内部アドレス発生手段１１のアドレスが、例えば１だけ歩進されてｍ＋１となる。
【００３１】
従って、図８を参照する事により、該アドレスｍ＋１に於いては、ワード線ｍ＋１が選択され、当該ワード線ｍ＋１に含まれるデータ情報４〜７が読み出される事になる。
尚、この間に、該ラッチ回路９にラッチされた各データ情報０〜３は、該第２のアドレス発生手段２２のアドレスに従って、７１に示す様に、ランダムに又は連続的にセンスアンプ選択手段７を介して出力バッファ８に出力される。
【００３２】
以上の関係を図８に示してある。
次に、時刻ｔ９に於いて再びセンス待ち時間Ｓ２が有効になるが、その間時刻ｔ１０から時刻ｔ１１の間、即ち図示の５２の期間中当該内部アドレス発生手段１１は、該メモリセル手段３に該アドレスｍ＋１でアクセスして、それに対応するデータ情報４〜７を読み出しておく。
【００３３】
時刻ｔ１１後に当該アクセスしたデータ情報を図示の５３で示す様に当該アドレスｍ＋１で読み出された各データ情報４から７がセンスアンプ６から読み出される。
その後、時刻ｔ１２でセンス待ち時間Ｓ２がタイムアップした後に、時刻Ｔ２で外部の第１のアドレス発生手段２１のアドレスが変化して例えばｍ＋１となった場合、アドレス変化検出手段からアドレス変化信号ＡＴＤが時刻ｔ１３で出力されると、此れに同期して当該比較手段１２に於いて比較演算が実行される。
【００３４】
この状態では、既に当該内部アドレス発生手段１１からアドレスｍ＋１が当該比較手段１２に入力されているので、外部アドレスである第１のアドレス発生手段２１から入力された次のアドレスｍ＋１とが一致するので、当該比較手段１２は一致信号ＩＣを出力する。
係る一致信号ＩＣに応答して、時刻ｔ１４に於いてラッチ信号Ｒ２が出力され、６２に示す様に、当該センスアンプ６に格納されている各データ情報４〜７が該ラッチ回路９に記憶される。
【００３５】
以上の状態は、図９に示されている。
その後、 該ラッチ信号Ｒ２の出力に応答して時刻ｔ１５で、加算信号Ａ２が出力されるので、これによって、時刻ｔ１６に於いて図３の４３に示す様に該内部アドレス発生手段１１のアドレスが、例えば１だけ歩進されてｍ＋２となる。従って、図１０に示される様に、該アドレスｍ＋２に於いては、ワード線ｍ＋２が選択され、当該ワード線ｍ＋２に含まれるデータ情報８〜１１が読み出される事になる。
【００３６】
即ち、当該内部アドレス発生手段１１により先行的なアクセス操作が開始されるのである。
尚、この間に、該ラッチ回路９にラッチされた各データ情報３〜７は、該第２のアドレス発生手段２２のアドレスに従って、７２に示す様に、ランダムに又は連続的にセンスアンプ選択手段７を介して出力バッファ８に出力される。
【００３７】
以上の関係を図１０に示してある。
次に、時刻ｔ１７に於いて再びセンス待ち時間Ｓ３が有効になるが、その間時刻ｔ１８から時刻ｔ１９の間、即ち図示の５４の期間中当該内部アドレス発生手段１１は、該メモリセル手段３に該アドレスｍ＋２でアクセスして、それに対応するデータ情報８〜１１を読み出しておく。
【００３８】
時刻ｔ１９後で当該センス待ち時間Ｓ３の終了直前の時刻ｔに当該アクセスしたデータ情報を図示の５５で示す様に当該アドレスｍ＋２で読み出された各データ情報８から１１がセンスアンプ６から読み出される。
その後、時刻ｔ２０でセンス待ち時間Ｓ３がタイムアップした後に、時刻Ｔ３で外部の第１のアドレス発生手段２１のアドレスが変化して例えばｍ＋２となった場合、アドレス変化検出手段からアドレス変化信号ＡＴＤが時刻ｔ２１で出力されると、此れに同期して当該比較手段１２に於いて比較演算が実行される。
【００３９】
この状態では、既に当該内部アドレス発生手段１１からアドレスｍ＋２が当該比較手段１２に入力されているので、外部アドレスである第１のアドレス発生手段２１から入力された次のアドレスｍ＋２とが一致するので、当該比較手段１２は一致信号ＩＣを出力する。
係る一致信号ＩＣに応答して、時刻ｔ２３に於いてラッチ信号Ｒ３が出力され、６３に示す様に、当該センスアンプ６に格納されている各データ情報８〜１１が該ラッチ回路９に記憶される。
【００４０】
以上の状態は、図１１に示されている。
その後、 該ラッチ信号Ｒ３の出力に応答して時刻ｔ２４で、加算信号Ａ３が出力されるので、これによって、時刻ｔ２５に於いて図３の４４に示す様に該内部アドレス発生手段１１のアドレスが、例えば１だけ歩進されてｍ＋３となり、上記と同様の方法で該アドレスｍ＋３に相当する該ワード線ｍ＋３に含まれるデータ情報１２〜１５が読み出され当該内部アドレス発生手段１１により先行的なアクセス操作が開始されるのである。
【００４１】
尚、この間に、該ラッチ回路９にラッチされた各データ情報８〜１１は、該第２のアドレス発生手段２２のアドレスに従って、７３に示す様に、ランダムに又は連続的にセンスアンプ選択手段７を介して出力バッファ８に出力される。
以上の関係を図１１に示してある。
以下上記の各工程が繰り返される事になる。
【００４２】
【発明の効果】
本発明に於いては、当該センス待ち時間を利用して、次の或いは別の上位アドレスを用いて予め当該メモリセル手段にアクセスして、当該アドレスに相当するデータ情報を読み出して待機させておくものである。
つまり、本発明に於ける半導体記憶装置に於いては、データアクセスに時間の係る上位アドレスによるデータ情報の読み出しを先行的に実行しておく事によって、データ情報の読み出し速度を高速化させるものである。
【００４３】
尚、本発明に於いては、上記した様な構成を採用しているので、内部で同時平行的に読み出せるアドレスの数に係わりなく、連続したアドレスを高速に読み出す効果を奏するものであり、多数のセンスアンプをチップ内部に内蔵する必要ようがなく、従ってチップ面積を小さく出来、ビット当たりのコストを低減させると言う効果もある。
【図面の簡単な説明】
【図１】図１は、本発明に係る半導体記憶装置の一具体例の構成を示すブロックダイアグラムである。
【図２】図２は、本発明に係る半導体記憶装置を使用した場合のタイミングチャートである。
【図３】図３は、従来に於ける半導体記憶装置の構成例を説明するブロックダイアグラムである。
【図４】図４は、従来に於ける半導体記憶装置を使用した場合のタイミングチャートである。
【図５】図５は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図６】図６は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図７】図７は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図８】図８は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図９】図９は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図１０】図１０は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【図１１】図１１は、本発明に係る半導体記憶装置における操作手順を説明するブロックダイアグラムである。
【符号の説明】
１…半導体記憶装置
２…アドレスバッファ手段
３…メモリセル手段
４…ワード線選択手段
５…ビット線選択手段
６…センスアンプ
７…センスアンプ選択手段、第２のアドレス発生手段
８…出力バッファ
９…ラッチ回路
１０…先行読出手段
１１…内部アドレス発生手段
１２…比較手段
１３…タイミング制御手段
１４…第１の読出し手段
１６…外部アドレス入力部
１７…内部アドレス値変更手段
２１…第１のアドレス発生手段
２２…第２のアドレス発生手段
Claims (7)
- アドレスバッファ手段と、メモリセル手段と、ワード線選択手段と、ビット線選択手段と、出力バッファ手段と、前記アドレスバッファ手段に設けられ、複数個のデータ情報を１グループとして、前記グループ毎に一のアドレスを付与する第１のアドレス発生手段と、個々の前記データ情報のそれぞれに一のアドレスを付与する第２のアドレス発生手段と、
前記第１のアドレス発生手段における一のアドレス値を用いて、前記ワード線選択手段または前記ワード線選択手段及び前記ビット線選択手段により選択された１つの複数個のデータ情報群を読み出す読み出し手段と、
前記第２のアドレス発生手段におけるアドレス値を用いて、前記読み出し手段により読み出された前記１つの複数個のデータ情報群を構成する個々のデータ情報を選択的に前記出力バッファ手段に出力する選択手段と、
前記読み出し手段が前記第１のアドレス発生手段における一のアドレス値を用いて選択された１つの複数個のデータ情報群を読み出してから、前記選択手段が前記第２のアドレス発生手段におけるアドレス値を用いて前記複数個のデータ情報群を構成する個々のデータ情報を選択的に前記出力バッファ手段に出力している間に、内部アドレス発生手段が発生する当該一のアドレス値とは異なるアドレス値を用いて、他の１つの複数個のデータ情報群を読み出す先行読み出し手段と、を含む半導体記憶装置であって、
前記先行読み出し手段は、前記第１のアドレス発生手段からのアドレス値が入力される入力部を有し、所定の制御信号に基づいて、既に記憶されている該一のアドレス値とは異なるアドレス値を生成する前記内部アドレス発生手段と、該内部アドレス発生手段が生成するアドレス値と前記一のアドレス値から変化した後のアドレス値とを比較する比較手段と、を具備し、前記比較手段は、前記両アドレス値が一致した場合に、前記内部アドレス発生手段に対して前記所定の制御信号を発生し、該内部アドレス発生回路のアドレスを変更するものであることを特徴とする半導体記憶装置。 - 前記第１のアドレス発生手段は、ワード線選択の為のアドレスを発生するものであることを特徴とする請求項１記載の半導体記憶装置。
- 前記第２のアドレス発生手段は、ビット線選択の為のアドレスを発生するものであることを特徴とする請求項１記載の半導体記憶装置。
- 前記読み出し手段は、センスアンプおよびラッチ回路を含んでいることを特徴とする請求項１記載の半導体記憶装置。
- 前記比較手段は、前記両アドレス値が一致した場合に、前記読み出し手段により、当該アドレス値に対応する複数個のデータ情報群を先行的に読み出す為の信号を出力するものであることを特徴とする請求項１記載の半導体記憶装置。
- 前記内部アドレス発生手段に記憶されているアドレス値を変更する手段は、カウンタであることを特徴とする請求項４記載の半導体記憶装置。
- 前記センスアンプに格納されている前記複数個のデータ情報群を前記ラッチ回路にラッチする為のラッチ信号と、前記カウンタのカウント値を加算する加算信号とを出力するタイミング制御手段を更に備え、前記加算信号は前記ラッチ信号に続いて出力されることを特徴とする請求項６記載の半導体記憶装置。
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