JP3441944B2 - シーケンシャルアクセス型半導体メモリ装置 - Google Patents
シーケンシャルアクセス型半導体メモリ装置Info
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Description
クセス型半導体メモリ装置(読み出し専用半導体メモリ
装置、読み出し/書き込み型半導体メモリ装置)に関
し、特に、複数個のメモリ装置を用いることで、大容量
のシーケンシャルアクセス型半導体メモリシステムを提
供し、連続したデータ(ページデータ)のシーケンシャ
ルアクセスを可能とする技術に関するものである。以
下、読み出し専用半導体メモリ装置を例にとり、詳細な
説明を進めるが、本発明は、同半導体メモリ装置に限ら
ず、読み出し/書き込み型半導体メモリ装置に於いても
有効に実施可能なものである。
ハードディスク、フロッピーディスク、半導体メモリ装
置などが用いられている。中でも、半導体メモリ装置は
高速にデータの読み出しが可能であるという利点を有す
る。半導体メモリ装置のアクセス方法としては、ランダ
ムアクセスとシーケンシャルアクセスとがあり、画像デ
ータや、音声データなどの、ある程度まとまったデータ
を処理する場合には、シーケンシャルアクセスが適して
いる。
置は、読み出す先頭アドレスを最初に指定し、これ以降
は、アドレス指定なしで、データ読み出しクロック信号
を入力するだけで、アドレスをインクリメントしなが
ら、読み出し動作を連続的に実行させるメモリである。
従来の読み出し専用シーケンシャルアクセス型半導体メ
モリ装置のブロック図及びタイミング図を、それぞれ、
図2及び図7に示す。図2に於いて、1は入出力バッフ
ァ、2はアドレスレジスタ、3はアドレスカウンタ、4
はアドレス発生部、5は制御部、9はメモリアレイ、1
0はアドレス遷移検出回路(ATD)、11はタイミン
グ回路、14はセンスアンプである。また、ALEは、
アドレスラッチ信号(Highアクティブ)、CEB
は、チップイネーブル信号(Lowアクティブ)、OE
Bは、出力イネーブル信号(Lowアクティブ)であ
る。
定する。1回目のアドレスをラッチするためのALE信
号が”High”のときに、上位アドレスが入出力バス
(I/Oバス)を通してラッチされ、次の2回目のAL
E信号が”High”のときに、下位アドレスがI/O
バスを通してラッチされ、これにより、読み出し先頭ア
ドレスがアドレスレジスタ2に格納される。2回目のA
LE信号が”Low”になってから、アドレスが確定
し、データの読み出しが可能になるまで、例えばマスク
ROMの場合では、約1〜2μsの時間を要する。以
後、アドレスのインクリメントによるシーケンシャル読
み出しが、OEB信号の”Low”の期間で行われ、連
続的に一定サイクルで1ページ分のデータが読み出され
る。ここで、1ページとは、CPUがアドレスをインク
リメントしながら連続的に読み出される複数個(p個)
のワードデータの集合である。
体メモリ装置を複数個接続させたシステムとして、図1
2に示される例がある。図に於いて、311、312、
…、31k、31(k+1)、…、31mは、それぞ
れ、シーケンシャルアクセス型半導体メモリ装置(メモ
リチップ)であり、32は、システムのCPU、33
は、各メモリ装置のチップイネーブル信号CEB1、C
EB2、…、CEBk、CEB(k+1)、…、CEB
m(Lowアクティブ)を出力するアドレスラッチデコ
ーダである。
に、任意の1つのチップから1ページのワードデータを
読み出すのが一般的である。そのタイミングは、図13
のように、1回目のアドレスをラッチするためのALE
信号が”High”のときに、上位アドレスの一部が、
チップ外部のデコーダによってデコードされ、読み出し
が行われるメモリチップが選択される。これと同時に、
上位アドレスがI/Oバスを通してラッチされる。次の
2回目のALE信号が”High”のときに、下位アド
レスがI/Oバスを通してラッチされ、読み出し先頭ア
ドレスがアドレスレジスタ2に格納される。以後、アド
レスのインクリメントによるシーケンシャル読み出しが
OEB信号の立ち下がりのタイミングでp回行われる。
ここで、1ページのワードデータの個数をp個(通常、
内部のnビットアドレスカウンタの最大カウント数2n
に相当する。p=2n)としている。次の、シーケンシ
ャル読み出しを行うときは、再び、上記と同様の手順で
行う。
内に於いて、1ページのワードデータを読み出す場合の
方法であるが、図6のページ2のように、1ページ分の
ワードデータが2つのメモリチップに分割されて格納さ
れている場合は、読み出し方法が複雑になる。ここで、
分割格納されている1ページのワードデータの内のq個
が前段のメモリチップkの最下位部に、残りの(p−
q)個が次段メモリチップ(k+1)の最上位部に、そ
れぞれ格納されているとする。このページ2のp個のワ
ードデータをシーケンシャルに読み出す方法は、前段の
メモリチップkをアドレス指定した後に、シーケンシャ
ルにq個のワードデータを読み出し、前段のメモリチッ
プkの最終アドレスのワードデータを読み出した後に、
CPUは、一旦、連続読み出し動作を中断させて、次段
メモリチップ(k+1)にアクセスを切り換える。そし
て、該次段メモリチップ(k+1)の先頭アドレス(0
番地)を指定し、メモリチップ(k+1)内でアドレス
が確定してから(この確定には、例えば、マスクROM
の場合では、約1〜2μsの時間を要する)、読み出し
を再開し、前段メモリチップkの読み出し開始から、計
p回の読み出しを実行した時点で、次のページ読み出し
の指示が無ければ、読み出しを終了する。
ス型読み出し専用半導体メモリ装置を用いて、データを
読み出す例として、特開平7−44669号公報に示さ
れる技術がある。これは、2つのNAND型フラッシュ
メモリを用いてシーケンシャルデータを連続的に読み出
す技術である。まず、最初に、CPUがフラッシュメモ
リ1に読み出しコマンドを書き込み、また、フラッシュ
メモリ1から読み出す先頭アドレスを設定し、次に、フ
ラッシュメモリ2に読み出しコマンドを書き込み、ま
た、フラッシュメモリ2から読み出す先頭アドレスを設
定し、これら2つのフラッシュメモリから、いつでもデ
ータを読み出せる状態にセットアップする。セットアッ
プ後、フラッシュメモリ1から1ページ264バイトの
データをシーケンシャルに読み出し、それが完了する
と、もう一方のフラッシュメモリ2を選択し、フラッシ
ュメモリ1と同様に先頭アドレスから読み出し、1ペー
ジ264バイトのデータを読み出し終えると、再び、フ
ラッシュメモリ1を選択し、先程読み出したページの最
後のアドレスに”1”を足したアドレスから再び264
バイトを読み出す。これ以降、同様のアクセスを繰り返
す。
のシーケンシャルアクセス型半導体メモリ装置(メモリ
チップ)を用いて構成される従来のシーケンシャルアク
セス型半導体メモリシステムから、図6のページ2のよ
うに、2つのメモリチップに分割格納されている1ペー
ジのワードデータを、CPUがシーケンシャルに読み出
す場合は、アドレス設定を2回行う必要があるため、C
PUに於ける制御が複雑化するとともに、読み出しに要
する時間も増大する。また、CPUは、複数個のメモリ
チップを1つのメモリチップとして扱うことができず、
したがって、ユーザは、チップを切り換えることを常に
意識して、CPUを機能させるプログラムを組まなけれ
ばならず、ユーザのプログラム作成に於ける負担を増大
させることになる。
技術に於いても、2つのフラッシュメモリからデータを
連続的に読み出す場合、CPUが2つのフラッシュメモ
リに、それぞれ読み出しコマンドを書き込んで、それぞ
れの読み出し先頭アドレスを指定していることから、C
PUは2回のアドレス設定を行っていることになる。し
かも、この技術でのページ読み出しは、メモリチップ単
位でしか行うことができない。すなわち、図6のページ
2のように、2つのメモリチップに分割されて格納され
ている1ページのワードデータをCPUが連続して読み
出すことができない。
なされたものであり、シーケンシャルアクセス型半導体
メモリシステムを構成する複数個のシーケンシャルアク
セス型半導体メモリ装置(メモリチップ)の全体を、単
一のシーケンシャルアクセス型半導体メモリ装置(メモ
リチップ)と同等のものとして、CPUが扱うことがで
き、したがって、ページアクセスが2つのメモリ装置
(メモリチップ)に亙る場合に於いても、CPUは、何
ら、特別の制御(2回のアドレス設定)を行う必要のな
い構成としたシーケンシャルアクセス型半導体メモリ装
置、並びに、該シーケンシャルアクセス型半導体メモリ
装置を用いたシーケンシャルアクセス型半導体メモリシ
ステムを提供するものである。
アクセス型半導体メモリ装置は、複数個のシーケンシャ
ルアクセス型半導体メモリ装置から成る半導体メモリシ
ステムに於いて用いられるシーケンシャルアクセス型半
導体メモリ装置に於いて、各半導体メモリ装置間のカス
ケード接続用の入出力端子を備えて成り、上記カスケー
ド接続用入出力端子は、次段半導体メモリ装置への活性
化要求信号を出力する活性化要求信号出力端子と、当該
半導体メモリ装置に於けるアクセス終了信号を出力する
アクセス終了信号出力端子と、前段半導体メモリ装置か
らの活性化要求信号が入力される活性化要求信号入力端
子と、前段半導体メモリ装置からアクセス終了信号が入
力されるアクセス終了信号入力端子とを含む。
導体メモリ装置の読み出し開始にあたり、予め、上記次
段の半導体メモリ装置をセットアップさせておくための
信号であることを特徴とする。
入力されたアクセス開始アドレスから、当該半導体メモ
リ装置の最終アドレスまでの間に、1ページ分のデータ
アクセスができないことを検出する第1の検出回路を備
え、該検出回路よりの検出出力信号を、上記次段半導体
メモリ装置への活性化要求信号として、上記次段半導体
メモリ装置への活性化要求信号出力端子より出力させる
構成とする。
セス終了を検出する第2の検出回路を備え、該検出回路
よりのアクセス終了信号を、上記アクセス終了信号出力
端子より出力させる構成とする。
当該半導体メモリ装置を非アクティブとするスタンバイ
制御回路を備える構成とする。
記活性化要求信号入力端子より入力された、上記前段半
導体メモリ装置よりの上記活性化要求信号に基づいて、
当該半導体メモリ装置を、先頭アドレスアクセス可能状
態に設定するセットアップ回路を備える構成とする。
記アクセス終了信号入力端子より入力された前段半導体
メモリ装置のアクセス終了信号に基づいて、当該半導体
メモリ装置をアクティブ状態とする制御回路を備える構
成とする。
ス型半導体メモリシステムは、上述のシーケンシャルア
クセス型半導体メモリ装置を複数個カスケード接続する
ことによって構成され、2個のメモリ装置に亙るアクセ
スを連続的に実行可能としたことを特徴とするものであ
る。
続用の入出力端子を介して行われる、各半導体メモリ装
置間の信号授受により、CPUは、シーケンシャルアク
セス型半導体メモリシステムを構成する複数個の半導体
メモリ装置の集合体を、恰も、単一の半導体メモリ装置
(メモリチップ)と同等のものとして扱うことが可能と
なり、ページアクセスが2つの半導体メモリ装置に亙る
場合に於いても、CPUは何ら特別の制御を行うことな
く、そのアクセスを行うことが可能となるものである。
したがって、CPUの制御プログラム作成上に於けるプ
ログラマの負担も著しく軽減されるものである。
て、図面を参照して詳細に説明する。
出し専用シーケンシャルアクセス型半導体メモリ装置
(メモリチップ)のブロック図である。
リ装置は、入出力バス(I/Oバス)からアドレスを取
り込む、或いはデータを出力する入出力バッファ1と、
読み出し先頭アドレスをラッチするアドレスレジスタ2
と、nビットアドレスカウンタ3と、アドレスレジスタ
2に格納されている読み出し先頭アドレスとアドレスカ
ウンタ3の値との和によって実際にアクセスするアドレ
スを確定するアドレス発生部4と、入出力バッファ1で
の入出力の切り換え信号と、読み出し先頭アドレスをラ
ッチするための信号と、アドレスをインクリメントさせ
る信号を制御する制御部5と、メモリアレイ9から最終
アドレス内容を読み出し後、入出力バッファ1を出力ハ
イインピーダンスにし、アドレスカウンタ3のカウント
クロックを停止させる制御を行うスタンバイ制御部6
と、読み出し先頭アドレスから最終アドレスまでに読み
出し可能なワードデータ個数がp個未満であるかを検知
し、該個数がp個未満であるときには、”Low”レベ
ルの検知信号NSPBを出力端子NSPBを介して出力
させる(便宜上、信号と、その出力端子に対して、同一
の符号を使用する)コンパレータ7と、アドレスのイン
クリメントの途中で、メモリの最終アドレスに達したこ
とを検知すると”Low”レベルの検知信号NCEBを
出力端子NCEBを介して出力させる(便宜上、信号
と、その出力端子に対して、同一の符号を使用する)最
終アドレス検知デコーダ8と、データが格納されている
メモリアレイ9と、アドレス発生部4から出力されるア
ドレスが変化したことを検知するアドレス遷移検出回路
(ATD)10と、ATD10からの検知信号によっ
て、データを読み出すタイミングを決定するタイミング
回路11と、外部のアドレスラッチデコーダよりのチッ
プイネーブル信号CEB(Lowアクテイブ)と、前段
の半導体メモリ装置(メモリチップ)のNCEB端子よ
り出力されたNCEB信号を受ける入力端子CASCE
BよりのCASCEB信号(Lowアクティブ、便宜
上、信号と、その入力端子に対して、同一の符号を使用
する)の何れかの入力に基づいて、制御部5にチップイ
ネーブル信号を出力するアンドゲート12と、前段の半
導体メモリ装置のNSPB端子より出力されたNSPB
信号を受けるCASSPB端子よりのCASSPB信号
(Lowアクテイブ、便宜上、信号と、その入力端子に
対して、同一の符号を使用する)、または、外部のCP
UよりのALE信号(Highアクテイブ)の何れかの
入力に基づいて、アドレスカウンタクリア信号を出力す
るノアゲート13と、センスアンプ14とにより構成さ
れている。また、上記CASSPB端子よりのCASS
PB信号は、アドレスレジスタ2にクリア信号として入
力されている。
アクセス型半導体メモリ装置では、図2に示す従来の読
み出し専用シーケンシャルアクセス型半導体メモリ装置
の構成に加えて、図1に示す、スタンバイ制御部6、コ
ンパレータ7、最終アドレス検知デコーダ8、アンドゲ
ート12、及びノアゲート13が追加されている。ま
た、新たに、2つの出力端子NSPB、NCEB、及び
2つの入力端子CASSPB、CASCEBが追加され
ていることが特徴である。これらの入力、及び出力端子
は、本発明に係る半導体メモリ装置を複数個カスケード
接続するために使用される。
うに、読み出し開始アドレス設定時に、本メモリチップ
から1ページのデータをシーケンシャルにすべて読み出
すことができない場合に、Lowレベル信号を出力する
端子であり、該信号は、図4に示すような構成をもつコ
ンパレータ7で生成される。メモリチップの最終アドレ
スと1ページアドレスの差Aが、メモリチップの読み出
し先頭アドレスBより小さい場合にNSPB信号が出力
される。例えば、1ページのワードデータの個数を25
6個とすると、アドレス空間が0000HからFFFF
Hのメモリチップから読み出す先頭アドレスがFFF0
Hである場合、このメモリチップから読み出し可能なワ
ードデータの個数が16個、すなわち、256個未満で
あることをコンパレータ7が検知し、コンパレータ7か
らLowレベルのNSPB信号が出力される。このNS
PB信号は、複数個のメモリチップをカスケード接続さ
せた場合に、次段のメモリチップの読み出し開始にあた
り、予め、該次段メモリチップをセットアップさせてお
く(具体的には、アドレスレジスタ2及びアドレスカウ
ンタ3のクリア)ために用いられる。
ータを読み出している途中で、本メモリチップの最終ア
ドレスに達した場合、Lowレベル信号を出力する端子
であり、その信号は、図5に示す最終アドレス検知デコ
ーダ8のナンドゲートによって、最終アドレスがデコー
ドされることで生成される。この信号を、次段メモリチ
ップにCASCEB信号として入力させることにより、
該次段メモリチップのCEB信号がアクティブ(Lo
w)にならなくても、次段メモリチップよりのデータの
読み出しを引き続き連続的に行うことができるようにな
る。また、このNCEB信号がLowレベルになり、本
メモリチップのメモリアレイ9からの最終アドレスの読
み出しがOEB信号の立ち上がりで完了した後に、図3
にその具体的構成を示すスタンバイ制御部6のDフリッ
プフロップからHigh信号が出力され、2つのオアゲ
ートの出力が共にHighレベルに固定される。すなわ
ち、アドレスカウンタ3をインクリメントさせるクロッ
ク信号を停止し、更に、入出力バッファ1を出力ハイイ
ンピーダンス状態にする。これにより、CEB信号がL
owで、かつOEB信号の入力があるにもかかわらず、
チップ全体がスタンバイ状態になり、他のメモリチップ
(次段メモリチップ)からのデータ読み出しが実行され
てもデータの衝突は無くなる。なお、このスタンバイ状
態は、ALE信号がHighになると解除される。
プ(前段メモリチップ)から出力されたセットアップ信
号(NSPB信号)を受け取るための端子であり、アド
レスレジスタ2及びアドレスカウンタ3をクリアするた
めに使用される。これによって、アドレスが0番地にリ
セットされるため、前段メモリチップよりのNCEB信
号(CASCEB信号)を受けた時点で、待ち時間なし
に連続的にシーケンシャル読み出しが可能となる。
プ(前段メモリチップ)より出力されたチップイネーブ
ル信号(NCEB信号)を受け取るための端子であり、
この信号はCPUからのアドレスのデコードによって出
力されるチップイネーブル信号(CEB信号)の代用信
号となる。LowレベルのCASCEB信号が入力され
る1〜2μs前に、CASSPB信号がLowになって
いれば、LowレベルのCASCEB信号の入力で直ち
にOEBクロック信号だけで、0番地からデータが読み
出せるようになる。
ける、図6のページ1のワードデータをシーケンシャル
に読み出す場合のタイミングは図8になる。このタイミ
ングは、従来と同様である。まず、従来と同様に、読み
出し開始アドレスのラッチを行うために、CEB端子か
らLowレベル信号を入力し、ALE信号のHigh入
力を2回行うことで、読み出し先頭アドレスの上位アド
レス及び下位アドレスの順で入出力バッファ1を経由し
てアドレスレジスタ2に格納される。更に、アドレスカ
ウンタ3はALE信号がHighになることでクリアさ
れる。これにより、アドレス発生部4で読み出し先頭ア
ドレスが確定し、OEBクロック信号によってデータを
読み出せるようになる。これ以降、読み出しが完了する
までアドレスを設定する必要はない。シーケンシャル読
み出しは、OEB信号のLow期間に行われ、メモリア
レイ9から読み出されたワードデータはセンスアンプ1
4で増幅され、入出力バッファ1を経て、入出力バス
(I/Oバス)から出力される。読み出されるアドレス
は、OEB信号の立ち上がりで更新され、nビットのア
ドレスカウンタ3でインクリメントされたカウンタ値と
アドレスレジスタ2の内容の和をアドレス発生部4でと
り、メモリアレイ9にアクセスするアドレスを確定す
る。これらの読み出し操作は、p回(2n回)繰り返さ
れる。
置に於ける、図6のページ2のうち、最下位部のページ
データをシーケンシャルに読み出すタイミングは、図9
になる。アドレスの設定は前記と同様であるので、省略
する。読み出し開始アドレスを設定後、本メモリチップ
から1ページ分の個数のワードデータを全て取り出すこ
とができない場合は、コンパレータ7からLowレベル
のNSPB信号が出力される。次に、OEBクロック信
号によってシーケンシャルにデータを読み出し、メモリ
アレイ9の最終アドレスに達したときに、ナンドゲート
によって、その最終アドレスをデコードしたNCEB信
号(Low)が出力され、その最終アドレスでOEBク
ロック信号の立ち上がりでデータを読み出し終えると、
アドレスカウンタ3が停止し、さらに、入出力バッファ
1が出力ハイインピーダンスになり、このメモリチップ
よりの読み出しは、次にALE信号がHighになるま
で不可能となり、該チップは非アクティブとなる。
装置に於ける、図6のページ2のうち、最上位部(0番
地以降)のワードデータをシーケンシャルに読み出すタ
イミングは、図10になる。CASSPB信号の入力が
Lowになると、メモリチップのアドレスレジスタ2及
びアドレスカウンタ3はクリアされ、読み出し先頭アド
レスが0番地に設定される。その後、CASCEB信号
の入力がLowになった後は、OEBクロック信号の入
力のみで、シーケンシャルにデータが読み出される。
スケード接続させたシステムの実施形態を図11に示
す。m個の半導体メモリ装置(メモリチップ)211、
212、…、21k、21(k+1)、…、21mと、
該半導体メモリ装置からデータを読み出すCPU22
と、CPU22から出力される読み出し先頭アドレスの
ラッチ及びデコードによって、ページ読み出しを開始す
るチップを選択するチップイネーブル信号CEB1、
…、CEBmを出力するアドレスラッチデコーダ23と
で構成されている。
ページのデータが1つのメモリチップにある場合は、こ
のシステムの動作のタイミングは図15になる。まず、
CPUから出力された読み出しの先頭アドレス(上位)
が1回目のALE信号のHigh入力でラッチ及びデコ
ードされ、チップイネーブル信号CEBkがアクティブ
になると、k番目のメモリチップ21kが選択される。
次に、ALE信号がHighになることで、メモリチッ
プ21kに読み出しの先頭アドレスが取り込まれ、内部
でアドレスが確定してから、CPU22からのOEBク
ロック信号のLow期間でデータが連続的に1ページ分
(p個のワードデータ)が読み出され、ページ読み出し
は終了し、メモリチップ21kはスタンバイ状態にな
る。
ジ2のような、2つのメモリチップ(メモリチップk及
びメモリチップ(k+1))に分割されて格納されてい
る計p個のワードデータの連続読み出しである。ここ
で、図6のように、メモリチップkにq個のワードデー
タ、メモリチップ(k+1)に、(p−q)個のワード
データが格納されているとする。これらの読み出しタイ
ミングは図16になる。読み出し先頭アドレスの設定は
前記と同様であるので、省略する。読み出し先頭アドレ
スがメモリチップkに設定された後、メモリチップkか
らNSPB信号(Low)が出力され、次段のメモリチ
ップ(k+1)が、その信号をCASSPB端子から受
け取り、メモリチップ(k+1)の内部のアドレスレジ
スタ2及びアドレスカウンタ3がクリアされ、アドレス
は0番地になる。前段メモリチップkからの読み出しが
最終アドレスに達すると、メモリチップkからNCEB
信号(Low)が出力され、メモリチップ(k+1)が
その信号をCASCEB端子から受け取り、OEB信号
の入力をアクティブにする。これ以降、前段メモリチッ
プからの読み出し時から連続的に入力されていたOEB
クロック信号により、メモリチップの切り替えの待ち時
間無く、残りの(p−q)個のワードデータをシーケン
シャルに読み出す。このため、CPUは、複数のシーケ
ンシャルメモリチップを、1チップのメモリと同等に扱
うことができる。
めると、図17のフローチャートに示す通りとなる。
し専用半導体メモリ装置だけではなく、読み出し/書き
込み可能なシーケンシャルアクセス型半導体メモリ装置
に於いても同様に有効に実施することができるものであ
る。
ーケンシャルアクセス型半導体メモリ装置を複数個カス
ケード接続した半導体メモリシステムによれば、画像デ
ータや音楽データ等のまとまったデータが2つのメモリ
装置に分割格納されていても、CPUは、何ら特別な制
御動作を行うことなく、該データを連続的に読み出すこ
とができ、ユーザが必要としている大規模な容量のシー
ケンシャルアクセス型半導体メモリシステムを容易に実
現することができものである。更に、CPUの制御プロ
グラムが簡単化されるので、プログラム作成に於ける、
ユーザの負担も著しく軽減することができるという効果
を奏するものである。
ャルアクセス型半導体メモリ装置のブロック図である。
半導体メモリ装置のブロック図である。
シーケンシャルアクセス型半導体メモリ装置に於けるス
タンバイ制御部の回路構成図である。
シーケンシャルアクセス型半導体メモリ装置に於けるコ
ンパレータの構成図である。
シーケンシャルアクセス型半導体メモリ装置に於ける最
終アドレス検知デコーダの構成図である。
る。
アクセス型半導体メモリ装置に於ける、ページ1(図
6)のワードデータの読み出しタイミングを示すタイミ
ング図である。
シーケンシャルアクセス型半導体メモリ装置に於ける、
ページ1(図6)のワードデータの読み出しタイミング
を示すタイミング図である。
シーケンシャルアクセス型半導体メモリ装置に於ける、
ページ2(図6)のワードデータのうち最下位部のq個
のワードデータの読み出しタイミングを示すタイミング
図である。
用シーケンシャルアクセス型半導体メモリ装置に於け
る、ページ2(図6)のワードデータのうち最上位部の
(p−q)個のワードデータの読み出しタイミングを示
すタイミング図である。
用シーケンシャルアクセス型半導体メモリ装置を複数個
カスケード接続させた半導体メモリシステムの構成図で
ある。
ルアクセス型半導体メモリ装置を複数個用いた半導体メ
モリシステムの構成図である。
於ける、ページ1(図6)のワードデータの読み出しタ
イミングを示すタイミング図である。
於ける、ページ2(図6)のワードデータの読み出しタ
イミングを示すタイミング図である。
テムに於ける、ページ1(図6)のワードデータの読み
出しタイミングを示すタイミング図である。
テムに於ける、ページ2(図6)のワードデータの読み
出しタイミングを示すタイミング図である。
テムに於ける、ワードデータの読み出しのフローチャー
トである。
コーダ 9 メモリアレイ 10 ATD 11 タイミング回路 12 アンドゲート 13 ノアゲート 14 センスアンプ 211、…、21m メモリチップ 22 CPU 23 アドレスラッチデコ
ーダ
Claims (7)
- 【請求項1】 複数個のシーケンシャルアクセス型半導
体メモリ装置から成る半導体メモリシステムに於いて用
いられるシーケンシャルアクセス型半導体メモリ装置に
於いて、 各半導体メモリ装置間のカスケード接続用の入出力端子
を備えて成り、 上記カスケード接続用入出力端子は、 次段半導体メモリ装置への活性化要求信号を出力する活
性化要求信号出力端子と、当該半導体メモリ装置に於け
るアクセス終了信号を出力するアクセス終了信号出力端
子と、前段半導体メモリ装置からの活性化要求信号が入
力される活性化要求信号入力端子と、前段半導体メモリ
装置からアクセス終了信号が入力されるアクセス終了信
号入力端子とを含み、 上記活性化要求信号は、次段の半導体メモリ装置の読み
出し開始にあたり、予め、上記次段の半導体メモリ装置
をセットアップさせておくための信号である ことを特徴
とするシーケンシャルアクセス型半導体メモリ装置。 - 【請求項2】 当該半導体メモリ装置に於いては、入力
されたアクセス開始アドレスから、当該半導体メモリ装
置の最終アドレスまでの間に、1ページ分のデータアク
セスができないことを検出する第1の検出回路を備え、
該検出回路よりの検出出力信号を、上記次段半導体メモ
リ装置への活性化要求信号として、上記次段半導体メモ
リ装置への活性化要求信号出力端子より出力させること
を特徴とする、請求項1に記載のシーケンシャルアクセ
ス型半導体メモリ装置。 - 【請求項3】 当該半導体メモリ装置に於けるアクセス
終了を検出する第2の検出回路を備え、該検出回路より
のアクセス終了信号を、上記アクセス終了信号出力端子
より出力させることを特徴とする、請求項1に記載のシ
ーケンシャルアクセス型半導体メモリ装置。 - 【請求項4】 上記アクセス終了信号に基づいて、当該
半導体メモリ装置を非アクティブとするスタンバイ制御
回路を備えて成ることを特徴とする、請求項3に記載の
シーケンシャルアクセス型半導体メモリ装置。 - 【請求項5】 上記前段半導体メモリ装置よりの上記活
性化要求信号入力端子より入力された、上記前段半導体
メモリ装置よりの上記活性化要求信号に基づいて、当該
半導体メモリ装置を、先頭アドレスアクセス可能状態に
設定するセットアップ回路を備えて成ることを特徴とす
る、請求項1に記載のシーケンシャルアクセス型半導体
メモリ装置。 - 【請求項6】 上記前段半導体メモリ装置よりの上記ア
クセス終了信号入力端子より入力された前段半導体メモ
リ装置のアクセス終了信号に基づいて、当該半導体メモ
リ装置をアクティブ状態とする制御回路を備えて成るこ
とを特徴とする、請求項1に記載のシーケンシャルアク
セス型半導体メモリ装置。 - 【請求項7】 請求項1乃至6のいずれか1つに記載の
シーケンシャルアクセス型半導体メモリ装置を複数個カ
スケード接続することによって構成され、2個のメモリ
装置に亙るアクセスを連続的に実行可能としたことを特
徴とするシーケンシャルアクセス型半導体メモリシステ
ム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33539797A JP3441944B2 (ja) | 1997-12-05 | 1997-12-05 | シーケンシャルアクセス型半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP33539797A JP3441944B2 (ja) | 1997-12-05 | 1997-12-05 | シーケンシャルアクセス型半導体メモリ装置 |
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Publication Number | Publication Date |
---|---|
JPH11176165A JPH11176165A (ja) | 1999-07-02 |
JP3441944B2 true JP3441944B2 (ja) | 2003-09-02 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP6982127B2 (ja) * | 2020-04-20 | 2021-12-17 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
-
1997
- 1997-12-05 JP JP33539797A patent/JP3441944B2/ja not_active Expired - Fee Related
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JPH11176165A (ja) | 1999-07-02 |
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