JPH08221994A - Electrically erasable and writable nonvolatile semiconductor memory - Google Patents
Electrically erasable and writable nonvolatile semiconductor memoryInfo
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- JPH08221994A JPH08221994A JP2505395A JP2505395A JPH08221994A JP H08221994 A JPH08221994 A JP H08221994A JP 2505395 A JP2505395 A JP 2505395A JP 2505395 A JP2505395 A JP 2505395A JP H08221994 A JPH08221994 A JP H08221994A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は不揮発性半導体メモリに
関し、特に電気的に消去および書込み可能な不揮発性半
導体メモリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory, and more particularly to an electrically erasable and writable nonvolatile semiconductor memory.
【０００２】[0002]
【従来の技術】図７には従来バイト消去・バイト書込型
や一括消去・バイト書込型（Ｆｌａｓｈ−ＥＥＰＲＯ
Ｍ）に代表される電気的に消去および書込み可能な不揮
発性半導体メモリ（以下、単にＥＥＰＲＯＭと略す）の
ブロックの一例が示されている。2. Description of the Related Art FIG. 7 shows a conventional byte erase / byte write type or batch erase / byte write type (Flash-EEPRO).
An example of a block of an electrically erasable and writable nonvolatile semiconductor memory (hereinafter simply abbreviated as EEPROM) represented by M) is shown.
【０００３】ＥＥＰＲＯＭはデータ書替え動作におい
て、書替え前後のデータパターンのいかんにかかわら
ず、その構造上、入力データを書込む前には必ずそのブ
ロック全体に対して消去動作を行う必要があり、さらに
その消去動作前には該ブロック全体に対してデータ書込
み動作を行わなければならないものもある。以下、この
データ書込み動作はプレライト動作と略す。なお、ブロ
ックとは同時に消去動作を行うことのできる最小単位を
示し、通常１バイトからメモリアレイ全体におよぶもの
まで様々であるが、本発明ではそれは限定しない。In the data rewriting operation of the EEPROM, regardless of the data pattern before and after the rewriting, due to its structure, the entire block must be erased before writing the input data. In some cases, the data write operation must be performed on the entire block before the erase operation. Hereinafter, this data write operation is abbreviated as pre-write operation. The block means a minimum unit capable of performing an erase operation at the same time, and usually ranges from 1 byte to the whole memory array, but the present invention is not limited thereto.
【０００４】ここでＥＥＰＲＯＭのデータ書込み動作と
はＳＲＡＭやＤＲＡＭなどのデータ書込み動作とは異な
り、通常、データ“１”を“０”に変換する一方向の動
作のみを指す。逆にデータ“０”を“１”に変換する一
方向の動作はＥＥＰＲＯＭでは消去動作と呼ばれる。こ
れとは反対の論理で示される場合もあるが、本発明にお
いては、上述の通りデータ“０”に変換する動作をデー
タ書込み動作とし、データ“１”に変換する動作を消去
動作として説明するものとする。Here, the data writing operation of the EEPROM is different from the data writing operation of SRAM, DRAM, etc., and usually refers to only one-way operation of converting data "1" into "0". On the contrary, the one-way operation of converting data "0" to "1" is called an erase operation in EEPROM. Although it may be shown by the logic opposite to this, in the present invention, the operation of converting to data “0” is described as a data write operation, and the operation of converting to data “1” is described as an erase operation in the present invention. I shall.
【０００５】従来のＥＥＰＲＯＭのデータ書替え動作で
は、使用者がコマンドを入力することにより、まず対象
となるブロック全体に対して消去動作が行われる。それ
以前にプレライト動作を必要とするものもある。その後
アドレス端子Ａo −Ａn 入力により指定されたメモリセ
ルアレイ１内のメモリセルにデータ端子Ｉ／Ｏo −Ｉ／
Ｏm から入力されたデータが書込まれる。ここで前記プ
レライト動作と消去動作には、使用者がアドレスおよび
書込みデータ、あるいは消去データを入力して行う方法
や、データ書替えコマンドの入力でＥＥＰＲＯＭ自身が
それを自動的に行う方法などが実際に採用されている。In the data rewriting operation of the conventional EEPROM, the user inputs a command, so that the erasing operation is first performed on the entire target block. Some require a pre-write operation before that. Then the address terminals A o -A n data terminal to the memory cells in the memory cell array 1 designated by the input I / O o -I /
The data input from O m is written. Here, for the pre-write operation and the erase operation, a method in which the user inputs address and write data or erase data, a method in which the EEPROM itself automatically performs the data rewrite command and the like are actually used. Has been adopted by.
【０００６】なお、前記一連のデータ書替え動作におい
て、書替え前の記憶データと書替え後の入力データとを
比較する比較回路を有し、対象ブロック内で両者の一致
する場合にはデータ書替え動作を省略し、両者の一致し
ない場合にのみデータ書替え動作を行う方式が、特開昭
５９−１３５６９８「ＥＥＰＲＯＭ装置」（（株）日立
製作所 鍋谷慎二氏外１名）や特開平０３−０７３４９
６「ＥＥＰＲＯＭ書込装置」（セイコーエプソン（株）
今井克明氏外１名）などに公開されている。この方式
におけるデータ書替え動作のフローチャートを図８に示
す。以下の説明では、この方式を特徴とするＥＥＰＲＯ
Ｍをデータ一致検出型ＥＥＰＲＯＭと称す。In the series of data rewriting operations, a comparison circuit for comparing the stored data before the rewriting with the input data after the rewriting is provided, and the data rewriting operation is omitted when the two match in the target block. However, a method of performing the data rewriting operation only when the two do not match is disclosed in Japanese Patent Laid-Open No. 59-135698 “EEPROM device” (1 person, Shinji Nabeya, Hitachi Ltd.) and Japanese Laid-Open Patent Publication No. 03-07349.
6 "EEPROM writing device" (Seiko Epson Corporation)
It has been released to Katsuaki Imai and others. FIG. 8 shows a flowchart of the data rewriting operation in this system. In the following description, EEPRO characterized by this method
M is called a data coincidence detection type EEPROM.
【０００７】[0007]
【発明が解決しようとする課題】ＥＥＰＲＯＭのデータ
書替え回数には制限がある。すなわち、データ書込み回
数や消去回数が増加すると、メモリセル内のトランジス
タにおいて、ゲート酸化膜中に保持される電子が徐々に
残存していくことなどの要因によりゲート酸化膜が劣化
し、それとともにＥＥＰＲＯＭの信頼性が次第に悪化す
るという欠点が知られている。このデータ書替え回数の
制限値は一般的に１０００回〜１０万回程度となってお
り、この制限は各ブロックに対して与えられる。There is a limit to the number of times data can be rewritten in the EEPROM. That is, when the number of times data is written or erased is increased, the gate oxide film is deteriorated in the transistor in the memory cell due to factors such as the electrons retained in the gate oxide film gradually remaining, and at the same time, the EEPROM is also deteriorated. It is known that its reliability gradually deteriorates. The limit value of the number of times of data rewriting is generally about 1000 to 100,000 times, and this limit is given to each block.
【０００８】またＥＥＰＲＯＭのデータ書込み時間およ
びデータ消去時間は一般的に長く、前述したようにデー
タ書替え動作においては消去動作および所望のデータ書
込み動作が必要となるか、または最初にプレライト動作
を必要とするものもある。このため、ＥＥＰＲＯＭのデ
ータ書替え時間はスタミック・ランダム・アクセス・メ
モリ（以下ＳＲＡＭ）やダイナミック・ランダム・アク
セス・メモリ（以下ＤＲＡＭ）などのそれと比べて非常
に長いという欠点も持っている。書替えるブロックの容
量にもよるが一般的に総所要時間は数秒から数十秒にも
およぶ。Further, the data writing time and the data erasing time of the EEPROM are generally long, and as described above, the erasing operation and the desired data writing operation are required in the data rewriting operation, or the prewriting operation is required first. There is also one. Therefore, the EEPROM has a drawback that the data rewriting time is much longer than that of a static random access memory (SRAM) or a dynamic random access memory (DRAM). Generally, the total required time ranges from several seconds to several tens of seconds, depending on the capacity of the block to be rewritten.
【０００９】前述の従来のＥＥＰＲＯＭは、データ書替
え動作において書替え前後のデータパターンのいかんに
かかわらず前述のような一連の動作を行う。言い換える
と、書替え前後のデータパターンによってはデータ書込
み動作前のプレライト動作や消去動作あるいはデータ書
替え動作自体が実際には不要な場合であっても、一意的
にこの一連動作を行うため、前述した２つの欠点を低減
することなくそのまま有している。The conventional EEPROM described above performs a series of operations as described above in the data rewriting operation regardless of the data pattern before and after the rewriting. In other words, depending on the data pattern before and after rewriting, even if the prewrite operation, the erase operation or the data rewriting operation before the data writing operation is actually unnecessary, this series of operations is performed uniquely. It has two drawbacks as they are without reduction.
【００１０】また前述したデータ一致検出型ＥＥＰＲＯ
Ｍは、書替え前後のデータパターンが一致するブロック
については、データ書替え動作自体が不要であると認識
し該ブロックのデータ書替え動作を省略するため、同一
条件で従来のＥＥＰＲＯＭを使用する場合に比べデータ
書替え回数は減少し、平均の所要時間も短縮されるとい
う利点を有する。しかし、書替え前後のデータパターン
が異なるブロックについては、データ書込み動作前のプ
レライト動作や消去動作が実際には不要な場合であって
も、従来のＥＥＰＲＯＭと同様に一意的に従来のデータ
書替え一連動作を行うため、使用者がデータ書替え作業
を行うあたり書替え前後のデータパターンが一致するブ
ロック数がある程度多い場合に限ってしかしその利点が
いかされない、という問題点があった。Further, the data coincidence detection type EEPRO described above.
M recognizes that the data rewriting operation itself is not necessary for the block in which the data pattern before and after the rewriting is the same, and omits the data rewriting operation of the block. Therefore, compared to the case where the conventional EEPROM is used under the same conditions, This has the advantage that the number of rewrites is reduced and the average required time is also reduced. However, for blocks with different data patterns before and after rewriting, even if the prewrite operation and the erasing operation before the data writing operation are not actually required, the data rewriting sequence of the conventional data rewriting can be performed uniquely like the conventional EEPROM. Since the operation is performed, there is a problem that the advantage is not utilized only when the number of blocks in which the data patterns before and after the rewriting match is large when the user rewrites the data.
【００１１】本発明の目的は、データ書込み動作前の不
必要なプレライト動作や消去動作を省略するようにした
電気的に消去および書込み可能な不揮発性半導体メモリ
を提供することにある。An object of the present invention is to provide an electrically erasable and writable nonvolatile semiconductor memory in which unnecessary pre-write operation and erasing operation before data writing operation are omitted.
【００１２】本発明の他の目的は、データ書替え回数の
制限値への到達を遅延させるようにした電気的に消去お
よび書込み可能な不揮発性半導体メモリを提供すること
にある。Another object of the present invention is to provide an electrically erasable and writable non-volatile semiconductor memory which delays the reaching of the limit value of the number of times of data rewriting.
【００１３】本発明の他の目的は信頼性劣化を抑えるよ
うにした電気的に消去および書込み可能な不揮発性半導
体メモリを提供することにある。Another object of the present invention is to provide an electrically erasable and writable non-volatile semiconductor memory in which reliability deterioration is suppressed.
【００１４】本発明の他の目的は、データ書替えの手段
時間を短縮するようにした電気的に消去および書込み可
能な不揮発性半導体メモリを提供することにある。Another object of the present invention is to provide an electrically erasable and writable non-volatile semiconductor memory in which data rewriting time is shortened.
【００１５】[0015]
【課題を解決するための手段】本発明の第１の電気的に
消去および書込み可能な不揮発性半導体メモリ１２，書
替え前の１かたまりのデータおよび書替後の１かたまり
のデータの大小比較を行う比較手段（以下コンパレー
タ）と、このコンパレータで大小比較されたすべてのビ
ットが消去を不要とすると判定されたときデータ書込み
動作前の消去動作を省略して前記コンパレータで判定対
象となったデータの書込みを行う手段とを含む。A first electrically erasable and writable non-volatile semiconductor memory 12 of the present invention, a group of data before rewriting and a group of data after rewriting are compared in size. When the comparison means (hereinafter referred to as a comparator) and all the bits that are compared in size by this comparator are determined not to require erasing, the erasing operation before the data writing operation is omitted and the data that is the determination target in the comparator is written. And means for performing.
【００１６】本発明の第２の電気的に消去および書込み
可能な不揮発性半導体メモリは書替前の１かたまりのデ
ータおよび書替後の１かたまりのデータの大小を比較し
１かたまりのデータのすべてのビットが消去を不要とす
る場合に書込み対象のアドレスを指定する比較手段（以
下コンパレータ）と、データ書込み動作前の消去動作を
省略して前記コンパレータで指定されたアドレスのみを
選択してデータ書込みを行う手段とを含む。The second electrically erasable and writable non-volatile semiconductor memory of the present invention compares the size of one chunk of data before rewriting and one chunk of data after rewriting to compare all of the one chunk of data. Comparing means (hereinafter referred to as "comparator") for designating an address to be programmed when the bit of is not required to be erased, and erasing operation before data writing operation is omitted, and only the address designated by the comparator is selected to write data. And means for performing.
【００１７】本発明の第３の電気的に消去および書込み
可能な不揮発性半導体メモリは、前記第１または前記第
２の電気的に消去および書込み可能な不揮発性半導体メ
モリであって、前記比較手段は、書替前の１かたまりの
データおよび書替後の１かたまりのデータの大小比較を
アドレス単位で順次連続して行うことを特徴とする。A third electrically erasable and writable nonvolatile semiconductor memory of the present invention is the first or the second electrically erasable and writable nonvolatile semiconductor memory, and the comparison means Is characterized in that the size comparison of one group of data before rewriting and one group of data after rewriting is successively performed in address units.
【００１８】本発明の第４の電気的に消去および書込み
可能な不揮発性半導体メモリは、指定されたアドレスに
入力すべきデータおよび該アドレスに記憶されている記
憶データの大小を比較する比較手段と、この比較手段に
よりデータ書替え動作を行なう１かたまりのデータ内の
対応するすべてのビットで消去動作を必要としないこと
を消去動作を必要としないデータを１かたまりで検出し
たとき１かたまりのデータ書替動作においてデータ書込
み動作前の消去動作を省略して所望のデータ書込みのみ
を行うデータ書込手段とを含む。A fourth electrically erasable and writable non-volatile semiconductor memory of the present invention comprises a comparison means for comparing the magnitude of the data to be input to the designated address and the stored data stored at the address. , The data rewriting operation is performed by this comparing means, when the data which does not need the erasing operation is detected as one lump that the erasing operation is not necessary in all the corresponding bits in the one lump data, the one data rewriting is performed. In the operation, the data writing means for omitting the erasing operation before the data writing operation and writing only desired data is included.
【００１９】本発明の第５の電気的に消去および書込み
可能な不揮発性半導体メモリは、前記第４の電気的に消
去および書込み可能な不揮発性半導体メモリにおける前
記比較手段が１かたまりのデータに対応するアドレス毎
に大小比較の結果を出力し、前記データ書込手段がデー
タ書込み動作が必要となるアドレスのみに対してデータ
を書込むことを特徴とする。In a fifth electrically erasable and writable nonvolatile semiconductor memory of the present invention, the comparison means in the fourth electrically erasable and writable nonvolatile semiconductor memory corresponds to a group of data. The result of the magnitude comparison is output for each address to be written, and the data writing means writes the data only to the address where the data writing operation is required.
【００２０】[0020]
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【００２１】図１を参照すると、本発明の実施例の適用
される第１のシステムは、アドレス信号を入力するアド
レス端子Ａo −Ａn 、このアドレス端子Ａo −Ａn に接
続されアドレス端子Ａo −Ａn を介して与えられるアド
レスを格納するアドレスバッファ６，このアドレスバッ
ファ６からのアドレスを受けコントロール回路９からの
信号に応答してアドレスを出力するアドレスラッチ５，
このアドレスラッチ５から与えられるメモリセルアレイ
１の行に対するアドレスを解読しその結果をワード線に
出力するロウ（行）デコーダ２，アドレスラッチ５から
与えられるメモリセルアレイ１の列（カラム）に対する
アドレスを解読しその結果をビット線に出力するカラム
（列）デコーダ３，これらデコーダ２および３の解読結
果により指定されるメモリセルの内容を読出しまたは記
憶するメモリセルアレイ１，カラムデコーダ３で解読さ
れたカラムアドレス信号によりメモリセルアレイ１から
のアクセスされるべきビット線を選択し選択されたメモ
リセルおよびコンパレータ１０またはデータレジスタ７
とのデータ伝送路を形成するカラムゲート４，データ入
出力端子Ｉ／Ｏo −Ｉ／Ｏm から入力される入力データ
を格納する入出力バッファ８，この入出力バッファ８か
らの１ブロック分のデータを格納するデータレジスタ
７，外部からチップイネーブルのローアクティブ／ＣＥ
信号およびアウトプットイネーブルのローアクティブ／
ＯＥ信号を入力し、アドレスラッチ５に制御信号を送る
とともに比較命令を受けてカラムゲート４およびデータ
レジスタ７にもデータを送出する旨を指示する制御信号
を送るコントロール回路９，およびこのコントロール回
路９からの制御信号に応答してカラムゲート４を介して
メモリセルから読出されたデータおよびデータレジスタ
７からのデータの対応する各ビット毎の大小を比較判定
するコンパレータ１０を備えている。この第１のシステ
ムにおけるコンパレータ１０に第１の例を適用したもの
が本発明の第１の実施例になり、コンパレータ１０の第
２の例を適用したものが本発明の第２の実施例になる。
このコンパレータ１０の詳細を説明する前に上述の第１
のシステムのデータ書替え動作について以下図面を参照
して詳細に説明する。Referring to FIG. 1, a first system to which an embodiment of the present invention is applied is an address terminal A o -A n for inputting an address signal, and an address terminal connected to the address terminal A o -A n. An address buffer 6, which stores an address given via A o -A n, and an address latch 5, which receives the address from the address buffer 6 and outputs the address in response to a signal from the control circuit 9.
Decode the address for the row of the memory cell array 1 given from the address latch 5 and output the result to the word line. Decode the address for the column of the memory cell array 1 given by the address latch 5. Then, a column decoder 3 for outputting the result to a bit line 3, a memory cell array 1 for reading or storing the contents of a memory cell designated by the decoding results of these decoders 2 and 3, and a column address decoded by the column decoder 3 A bit line to be accessed from the memory cell array 1 is selected by a signal, and the selected memory cell and the comparator 10 or the data register 7 are selected.
Column gate 4 to form a data transmission path between the input and output buffer 8 for storing input data input from the data input-output terminal I / O o -I / O m , of one block from the output buffer 8 Data register 7 for storing data, externally chip enable low active / CE
Signal and output enable low active /
A control circuit 9 for inputting an OE signal, sending a control signal to the address latch 5 and sending a control signal for receiving a comparison command and sending data to the column gate 4 and the data register 7, and the control circuit 9 In response to the control signal from, the comparator 10 includes a comparator 10 for comparing and judging the magnitude of each bit corresponding to the data read from the memory cell via the column gate 4 and the data from the data register 7. The application of the first example to the comparator 10 in the first system is the first embodiment of the present invention, and the application of the second example of the comparator 10 is the second embodiment of the present invention. Become.
Before describing the details of the comparator 10, the first
The data rewriting operation of the system will be described in detail below with reference to the drawings.
【００２２】図１を参照すると、アドレス端子Ａo −Ａ
n から入力されるアドレス信号は、アドレスバッファ６
を介してアドレスラッチ５に取込まれる。コントロール
回路９からの制御信号を受けてアドレスラッチ５から出
力されたアドレス端子Ａo −Ａn からの信号はロウデコ
ーダ２およびカラムデコーダ３で解読され、アクセスす
べきメモリセルアレイ１内のブロックが選択される。Referring to FIG. 1, address terminals A o -A
The address signal input from n is the address buffer 6
Is taken into the address latch 5 via. The signal from address terminal A o -A n output from the address latch 5 in response to a control signal from the control circuit 9 is decoded by the row decoder 2 and the column decoder 3, the block selection of the memory cell array 1 to be accessed To be done.
【００２３】一方、データ入出力端子Ｉ／Ｏo −Ｉ／Ｏ
m から入力される入力データは、入出力バッファ８を介
してデータレジスタ７に取込まれる。このデータレジス
タ７は１ブロック分の入力データを格納できるものとす
る。On the other hand, data input / output terminals I / O o -I / O
The input data input from m is taken into the data register 7 via the input / output buffer 8. The data register 7 is assumed to be capable of storing input data for one block.
【００２４】データ書替え動作において、前述した選択
ブロック内に記憶されていた記憶データは、コントロー
ル回路９からの比較命令を受けてカラムゲート４を介し
てコンパレータ１０に転送され、またデータレジスタ７
に取込まれた入力データもコントロール回路９からの比
較命令を受けてコンパレータ１０に転送される。コンパ
レータ１０は転送された前記記憶データおよび前記入力
データについて対応する各ビット毎にそれぞれ大小を比
較判定する。In the data rewriting operation, the storage data stored in the above-mentioned selected block is transferred to the comparator 10 via the column gate 4 in response to the comparison command from the control circuit 9, and is also stored in the data register 7.
The input data taken in is also transferred to the comparator 10 in response to the comparison command from the control circuit 9. The comparator 10 compares the stored data and the input data that have been transferred with each other for each bit to compare and determine the magnitude.
【００２５】ここで本発明に適用されるコンパレータに
ついて図２を参照して、詳細に説明する。Here, the comparator applied to the present invention will be described in detail with reference to FIG.
【００２６】図２は書替え前後のデータパターン例であ
るが、一例として、１ブロックのサイズを４番地（アド
レス）とし、１番地あたりの入出力ビット数を８ビット
としている。ここで状態（イ）は書替え前の記憶データ
を示し、状態（ロ）および（ハ）は書替え後のデータを
示す。FIG. 2 shows an example of a data pattern before and after rewriting. As an example, the size of one block is 4 addresses (addresses), and the number of input / output bits per address is 8 bits. Here, the state (a) shows stored data before rewriting, and the states (b) and (c) show data after rewriting.
【００２７】図２において丸○印で囲まれた“１”また
は“０”で示された値は、書替前後で変更のあるデータ
を示す。状態（イ）から（ロ）へのデータ書替えパター
ン例Ｔ１は、データを書替えるビットの中に、データ書
込み動作（データ“０”に変換）が必要なビットと消去
動作（データ“１”に変換）が必要なビットの両者を含
む例である。このような場合、１ブロックが消去動作を
行う最小単位であるため、まずブロック全体を消去（ブ
ロック全体をデータ“１”に変換）し、その後必要なビ
ットに対しデータ書込み動作（データ“０”に変換）を
行うことにより、データ書替え動作を完了する。前述し
たようにさらにプレライト動作を必要とするものもあ
る。一般的なデータ書替え動作は、書替え前後のデータ
パターンのいかんにかかわらず一意にこのデータ書替え
方式により行われている。In FIG. 2, the value indicated by "1" or "0" surrounded by a circle mark indicates data which is changed before and after rewriting. The data rewriting pattern example T1 from the state (a) to the state (b) has a bit for rewriting data, a bit requiring a data writing operation (converting to data “0”) and an erasing operation (data “1”). This is an example that includes both of the bits that need to be converted. In such a case, since one block is the minimum unit for performing the erase operation, the entire block is first erased (the entire block is converted to data “1”), and then a data write operation (data “0”) is performed on a necessary bit. Data conversion operation is completed. Some require further pre-write operations as described above. A general data rewriting operation is uniquely performed by this data rewriting method regardless of the data pattern before and after the rewriting.
【００２８】一方、状態（イ）から（ハ）へのデータ書
替えパターン例Ｔ２は、データを書替えるビットのすべ
てがデータ書込み動作（データ“０”に変換）のみ必要
とし、消去動作（データ“１”に変換）を必要としない
例である。このような場合は消去動作が不要であるた
め、書替え前のデータパターンに直接所望のデータを書
込めばよい。On the other hand, in the data rewriting pattern example T2 from the state (a) to (c), all the bits for rewriting the data need only the data write operation (converted to data "0"), and the erase operation (data "data"). This is an example that does not require (converted to 1 "). In such a case, the erasing operation is unnecessary, so that desired data may be written directly in the data pattern before rewriting.
【００２９】一般的にデータ書替え動作の中には、この
ようにデータ書込み動作前のプレライト動作や消去動作
を省略して所望のデータ書込み動作のみを実行すればよ
い場合が多々あり、本発明では、データ書替え動作の前
にプレライト動作や消去動作の必要性を判定し、上記の
データ書替えパターン例Ｔ２のようにこれらの動作が不
要である場合、データ書込み回数や消去回数の無駄な増
加を抑止できる。In general, in the data rewriting operation, it is often the case that the prewriting operation and the erasing operation before the data writing operation may be omitted and only the desired data writing operation may be executed. Then, the necessity of the pre-write operation or the erase operation is judged before the data rewrite operation, and when these operations are unnecessary as in the above-described data rewrite pattern example T2, the number of times of data write and the number of erase are unnecessarily increased. Can be suppressed.
【００３０】次に上述の第１のシステムに適用されて本
発明の第１の実施例を構成するコンパレータ１０の第１
の例について図面を参照して詳細に説明する。Next, a first comparator 10 which is applied to the above-mentioned first system and constitutes a first embodiment of the present invention is described.
The example will be described in detail with reference to the drawings.
【００３１】図３（Ａ）を参照すると、本発明のデータ
書替えを有効とする条件を示すビット毎の真理値状態が
示されている。ここで、Ａは書替え前の記憶データであ
り、Ｂは入力データ、すなわち書替え後のデータであ
る。ＡおよびＢはコンパレータに入力され、本発明のデ
ータ書替えが有効となる場合に、出力Ｙが“１”になる
ものとする。この出力Ｙは、イネーブル信号となり、
“１”はアクティブ状態を示す。Referring to FIG. 3A, there is shown a truth value state for each bit showing a condition for validating the data rewriting of the present invention. Here, A is stored data before rewriting, and B is input data, that is, data after rewriting. It is assumed that A and B are input to the comparator and the output Y becomes "1" when the data rewriting of the present invention is effective. This output Y becomes an enable signal,
"1" indicates an active state.
【００３２】データ論理を本例のように仮定すれば、図
２のデータ書替えパターン例Ｔ２でも明らかなように、
本発明のデータ書替えが有効となるのは、ブロック内の
対応するすべてのビットにおいて、書替え前後のデータ
が等しいかあるいは書替え後のデータが小さい場合とな
る。これをビット毎に真理値表で示すと図３（Ａ）のよ
うになり、出力Ｙについての論理式は、Ｙ＝ＡとＢとの
否定論理積およびこの否定論理積とＢとの否定論理積と
なる。回路構成の一例としてナンド（ＮＡＮＤ）回路を
用いた最小構成が図３（Ｂ）に示される。Assuming the data logic as in this example, as is clear from the data rewriting pattern example T2 in FIG.
The data rewriting of the present invention is effective when the data before and after the rewriting is the same or the data after the rewriting is small in all the corresponding bits in the block. This is shown in a truth table for each bit as shown in FIG. 3 (A), and the logical expression for the output Y is as follows: Y = A and B, the negative logical product, and the negative logical product and B, the negative logical product. Product. A minimum configuration using a NAND circuit is shown in FIG. 3B as an example of the circuit configuration.
【００３３】図１および図３（Ｂ）を参照すると、コン
パレータ１０の第１の例は、メモリセルからカラムゲー
ト４を介して与えられる記憶データＡとデータレジスタ
７から与えられる入力データＢとの否定論理積をとるナ
ンドゲート１１，およびこのナンドゲート１１の出力と
入力データＢとの否定論理積をとるナンドゲート１２を
備えている。このようにして得られた対応するビット毎
の出力Ｙがブロック内のすべてにおいて“１”であれ
ば、本発明のＥＥＰＲＯＭのデータ書替えが有効とな
り、有効であるという比較判定結果がコンパレータ１０
から出力される。この方法はビット毎の出力Ｙを、ブロ
ック内のすべてについて論理積（ＡＮＤ）をとれば容易
に実現できる。なお本発明は、本実施例に限らずデータ
論理や出力Ｙの論理を反転させたもの、回路構成の異な
るものなどが考えられるが、その構成を実現することは
本実施例と同様に容易であり、説明は省略する。Referring to FIGS. 1 and 3B, the first example of the comparator 10 is composed of a storage data A supplied from a memory cell via the column gate 4 and an input data B supplied from the data register 7. It is provided with a NAND gate 11 that obtains a NAND, and a NAND gate 12 that obtains an AND of the output of the NAND gate 11 and the input data B. If the output Y for each corresponding bit obtained in this way is "1" in all of the blocks, the data rewriting of the EEPROM of the present invention is effective, and the comparison judgment result indicating that it is effective is the comparator 10.
Output from This method can be easily realized by taking the logical product (AND) of the output Y for each bit for all in the block. Note that the present invention is not limited to the present embodiment, and it is conceivable that the data logic and the logic of the output Y are inverted, the circuit configuration is different, and the like, but it is easy to realize the configuration as in the present embodiment. Yes, and the description is omitted.
【００３４】上述で得られた比較判定結果は、図１に示
されるコンパレータ１０からコントロール回路９へ転送
され、上記第１の実施例において比較判定結果が“１”
である場合はデータ書込み動作前のプレライト動作や消
去動作を省略して所望のデータ書込み動作のみを実行
し、比較判定結果が“０”である場合はプレライト動作
や消去動作を行った後所望のデータ書込み動作を実行す
る。The comparison judgment result obtained above is transferred from the comparator 10 shown in FIG. 1 to the control circuit 9, and the comparison judgment result is "1" in the first embodiment.
If it is, the pre-write operation and the erase operation before the data write operation are omitted and only the desired data write operation is executed, and if the comparison determination result is “0”, the pre-write operation and the erase operation are performed. Perform the desired data write operation.
【００３５】次に本発明の第２の実施例について図面を
参照して詳細に説明する。Next, a second embodiment of the present invention will be described in detail with reference to the drawings.
【００３６】上述の第１の実施例はブロック単位で比較
判定結果を出力する技術である。The above-mentioned first embodiment is a technique for outputting the comparison / judgment result in block units.
【００３７】これに対し、本発明の第２の実施例はアド
レス単位で比較結果を出力する技術である。On the other hand, the second embodiment of the present invention is a technique for outputting the comparison result in address units.
【００３８】すなわち、本発明の第２の実施例は、デー
タ書込み動作前のプレライト動作や消去動作を省略して
所望のデータ書込み動作のみを行う場合に、データ書込
み動作が必要となるアドレスのみをさらに選択してデー
タ書込み動作を実行することに特徴がある。That is, in the second embodiment of the present invention, in the case where only the desired data write operation is performed without the prewrite operation and the erase operation before the data write operation, only the address for which the data write operation is necessary is performed. Is further selected to execute the data write operation.
【００３９】図２を参照すると、本発明の第２の実施例
は、データ書替えが有効となるデータ書替えパターン例
Ｔ２において、（ｘ＋２）番地のデータは書替え前後で
不変であり、ｘ、（ｘ＋１）、および（ｘ＋３）番地を
選択してデータ書込み動作を実行する。Referring to FIG. 2, in the second embodiment of the present invention, in the data rewriting pattern example T2 in which the data rewriting is effective, the data at the address (x + 2) is unchanged before and after the rewriting, and x, (x + 1 ) And address (x + 3) are selected to execute the data write operation.
【００４０】図４を参照すると、本発明の第２の実施例
の特徴は、上述の技術を具体化するために、イネーブル
信号Ｙにイネーブル信号Ｙ′を追加している。Referring to FIG. 4, the feature of the second embodiment of the present invention is to add an enable signal Y'to the enable signal Y in order to implement the above technique.
【００４１】図４（Ａ）には、上述のデータ書替えを有
効とする条件を示すビット毎の真理値状態が示されてい
る。図４（Ａ）に示すＡ，ＢおよびＹは、図３（Ａ）で
示されたものと同じく書換前の記憶データＡ，入力デー
タである書換え後のデータＢ，第１の実施例でのデータ
書替の有効となる条件を満たしたときのイネーブル信号
Ｙである。第２の実施例の特徴であるＹ′が“１”とな
るのは、以下の場合である。データ書込み動作前のプレ
ライト動作や消去動作を省略して所望のデータ書込み動
作のみを行う場合に、データ書込み動作が必要となるビ
ット、つまりデータ“１”を“０”に変換するビットの
みが出力Ｙ′＝“１”となる。この条件を満たす論理式
は、Ｙ′＝Ｂの反転信号とＡとの論理積となり、回路構
成の一例が図４（Ｂ）に示される。FIG. 4A shows a truth value state for each bit indicating a condition for validating the above-mentioned data rewriting. A, B and Y shown in FIG. 4 (A) are the same as those shown in FIG. 3 (A), the stored data A before rewriting, the rewritten data B which is the input data, and the data in the first embodiment. It is the enable signal Y when the condition for validating the data rewriting is satisfied. The Y'characteristic of the second embodiment becomes "1" in the following cases. If only the desired data write operation is performed without the prewrite operation or erase operation before the data write operation, only the bit that requires the data write operation, that is, the bit that converts the data “1” into “0” is used. The output Y '= "1". The logical expression that satisfies this condition is the logical product of the inverted signal of Y ′ = B and A, and an example of the circuit configuration is shown in FIG.
【００４２】図１および図４（Ｂ）を参照すると、コン
パレータ１０の第２の例は、メモリセルからカラムゲー
ト４を介して与えられる記憶データＡとデータレジスタ
７から与えられる入力データＢとの否定論理積をとるナ
ンドゲート１１，このナンドゲート１１の出力と入力デ
ータＢとの否定論理積をとるナンドゲート１２，入力デ
ータＢの否定論理をとるインバータ１３，およびこのイ
ンバータ１３の出力と記憶データＡの論理積をとるアン
ドゲート１４を備えている。Referring to FIG. 1 and FIG. 4B, the second example of the comparator 10 includes a storage data A supplied from a memory cell through the column gate 4 and an input data B supplied from the data register 7. A NAND gate 11 that takes a NAND, a NAND gate 12 that takes a NAND of the output of the NAND gate 11 and the input data B, an inverter 13 that takes a NAND of the input data B, and an output of this inverter 13 and a logic of the storage data A An AND gate 14 for taking the product is provided.
【００４３】この例では、対応するビット毎の出力Ｙが
ブロック内のすべてにおいて“１”であるときに限り、
出力Ｙ′が“１”となるビットを１つ以上有するアドレ
スについてのみデータ書込み動作を実行する。この結
果、データ書込み動作前のプレライト動作や消去動作を
省略して所望のデータ書込み動作のみを行う場合に、デ
ータ書込み動作が必要となるアドレスのみをさらに選択
してデータ書込み動作を実行することができる。具体的
には、出力Ｙについてブロック内のすべての論理積（Ａ
ＮＤ）をとり、出力Ｙ′についてはアドレス毎に論理和
（ＯＲ）をとり、それぞれコンパレータ１０からコント
ロール回路９へ出力する。In this example, only when the corresponding bitwise output Y is "1" in all in the block
The data write operation is executed only for an address having one or more bits whose output Y'is "1". As a result, when the pre-write operation and the erase operation before the data write operation are omitted and only the desired data write operation is performed, only the address that requires the data write operation is further selected and the data write operation is executed. You can Specifically, for the output Y, all the logical products (A
ND), and the output Y ′ is ORed (OR) for each address and output from the comparator 10 to the control circuit 9.
【００４４】出力Ｙについてブロック内のすべての論理
積結果が“１”となる場合に、出力Ｙ′についてアドレ
ス毎にとられた論理和が“１”となるアドレスをカラム
ゲート４およびデータレジスタ７に送出し選択的にデー
タ書込み動作を実行する。When all the logical product results in the block for the output Y are "1", the address for which the logical sum of the outputs Y'is "1" is the column gate 4 and the data register 7. And write the data selectively to the data write operation.
【００４５】本発明の第２の実施例では、データ書込み
動作前のプレライト動作や消去動作を省略した場合に、
データ書込み動作が必要なアドレスのみを選択して実行
する手段を備えるため、データ書込み回数の無駄な増加
を第１の実施例以上に抑え、本発明の例えばＥＥＰＲＯ
Ｍの信頼性劣化をさらに抑えることができる。In the second embodiment of the present invention, when the pre-write operation and the erase operation before the data write operation are omitted,
Since the means for selecting and executing only the address for which the data write operation is necessary is provided, the wasteful increase in the number of data write operations is suppressed more than in the first embodiment, and for example, EEPRO of the present invention.
The reliability deterioration of M can be further suppressed.
【００４６】次に、本発明の第３の実施例および第４の
実施例の適用される第２のシステムについて図面を参照
して詳細に説明する。Next, a second system to which the third embodiment and the fourth embodiment of the present invention are applied will be described in detail with reference to the drawings.
【００４７】本発明の第１の実施例は、図１に示される
コンパレータ１０内にブロック内のビット数と同じ数図
３（Ｂ）に示される比較回路を備えている。The first embodiment of the present invention includes the comparator circuit shown in FIG. 3B in the comparator 10 shown in FIG. 1 in the same number as the number of bits in the block.
【００４８】これに対し、本発明の第３の実施例および
第４の実施例の適用される第２のシステムは、例えば１
番地分のビット数と同じ数の比較回路をコンパレータ１
０内に備え、内部クロック信号などの制御により、カラ
ムゲート４およびデータレジスタ７からの記憶データお
よび入力データをアドレス順にコンパレータ１０に取込
み、比較判定結果をパイプライン的に出力する構成であ
る。On the other hand, the second system to which the third and fourth embodiments of the present invention are applied is, for example, 1
Comparator 1 has the same number of comparison circuits as the number of bits for the address.
The storage data and the input data from the column gate 4 and the data register 7 are taken into the comparator 10 in the order of address by controlling the internal clock signal and the like, and the comparison determination result is output in a pipeline.
【００４９】図５を参照すると、本発明の第３の実施例
は、外部チップイネーブルのローアクティブ／ＣＥ信号
に基いて発生された内部クロックに応答してブロック内
先頭アドレスを格納しパイプラインの１段目に位置する
アドレスラッチ５，この内部クロックに応答して入力デ
ータを格納し、パイプラインの１段目に位置するデータ
レジスタ７，アドレスラッチ５からのアドレスに基いて
記憶データを出力し、パイプラインの２段目に位置する
メモリセルアレイ１，パイプラインの３段目に位置しメ
モリセルアレイ１からの１番地分の記憶データとデータ
レジスタ７からの入力データの大小を比較するコンパレ
ータ１０，およびパイプラインの４段目に位置しこのコ
ンパレータ１０からのビット毎の１番地分の論理積、ま
たはこの論理積およびビット毎の１番地分の論理和を受
けるコントロール回路９を備えている。Referring to FIG. 5, the third embodiment of the present invention stores the start address in a block in response to an internal clock generated based on a low active / CE signal of an external chip enable and stores it in a pipeline. The address latch 5 located at the first stage stores input data in response to this internal clock, and the stored data is output based on the address from the data register 7 located at the first stage of the pipeline and the address latch 5. , A memory cell array located at the second stage of the pipeline 1, a comparator 10 located at the third stage of the pipeline, which compares the stored data of one address from the memory cell array 1 with the input data from the data register 7, And the logical product of one address for each bit from the comparator 10 located at the fourth stage of the pipeline, or this logical product. And a control circuit 9 which receives the logical sum of the first address portion of each fine bits.
【００５０】本発明の第３の実施例は、この第２のシス
テムにおいてコンパレータ１０に図３に示される第１の
例を適用したものである。すなわち、図３（Ｂ）に示さ
れた番地に対応するバイト毎のコンパレータ１０からの
対応するビット毎の出力Ｙのバイト（番地）内の論理積
（ＹADD ）がとられ、さらにコントロール回路９で各番
地のコンパレータ１０の出力の論理積がとられる。この
論理積で“１”が出力されると、データ書込動作前のプ
レライト動作や消去動作を省略できる。The third embodiment of the present invention is an application of the first example shown in FIG. 3 to the comparator 10 in this second system. That is, the logical product (Y ADD ) within the byte (address) of the output Y for each corresponding bit from the comparator 10 for each byte corresponding to the address shown in FIG. Then, the logical product of the outputs of the comparators 10 at the respective addresses is obtained. When "1" is output by this logical product, the prewrite operation and erase operation before the data write operation can be omitted.
【００５１】本発明の第４の実施例は、上述の第２のシ
ステムにおいてコンパレータ１０に図４に示される第２
の例を適用したものである。The fourth embodiment of the present invention is the same as the second system shown in FIG.
The example is applied.
【００５２】すなわち、図４（Ｂ）に示された番地毎の
コンパレータ１０からの対応するビット毎の出力Ｙのバ
イト（番地）内の論理積（ＹADD ）に加え、対応するビ
ット毎の出力Ｙ′のバイト内の論理和（Ｙ′ADD ）がと
られ、それぞれがコンパレータ１０からオトロール回路
９に出力される。That is, in addition to the logical product (Y ADD ) in the byte (address) of the output Y for each bit from the comparator 10 for each address shown in FIG. 4B, the output for each corresponding bit The logical sum (Y ' ADD ) in the byte of Y'is taken and each is output from the comparator 10 to the control circuit 9.
【００５３】次に図５に示された第２のシステムの動作
について図６を参照して詳細に説明する。Next, the operation of the second system shown in FIG. 5 will be described in detail with reference to FIG.
【００５４】図５および図６を参照すると、書替えるべ
きブロックの先頭アドレスを内部クロックに応答してア
ドレスラッチ５に格納する（ステップ２０２）ととも
に、対応する１バイトのデータをデータレジスタ７に該
内部クロックに応答して格納する（ステップ２０３）。
アドレスラッチ５に格納されたアドレスはブロック内最
終アドレスまで１ずつ増加されてアドレスラッチ５に格
納される（ステップ２０４および２０５）。Referring to FIGS. 5 and 6, the start address of the block to be rewritten is stored in the address latch 5 in response to the internal clock (step 202), and the corresponding 1-byte data is stored in the data register 7. The data is stored in response to the internal clock (step 203).
The address stored in the address latch 5 is incremented by 1 to the final address in the block and stored in the address latch 5 (steps 204 and 205).
【００５５】このアドレスラッチ５に格納されたアドレ
スによりメモリセルアレイ１中のセルにデータレジスタ
７内の例えば図２（ａ）に示されるデータに相当するデ
ータが入力され記憶される。この動作はブロック内の全
てのアドレスに対して行なわれる。この動作の終了を検
出したとき（ステップＳ２０４）、図２（イ）に示され
たデータに相当するデータのメモリアレイ１からの読出
し動作に移る。すなわち、書替えられたブロック内の先
頭アドレスがアドレスラッチ５に格納されメモリセルア
レイ１がアクセスされる（ステップＳ２０６）。このラ
ッチ５への格納と並行して図２（ロ）に示されたデータ
に相当するデータがデータレジスタ７に格納される。こ
のデータレジスタ７からのデータおよびステップＳ２０
６でアクセスされたメモリセルアレイ１のセルからのデ
ータがコンパレータ１０に与えられる（ステップＳ２０
７）。このコンパレータ１０では対応する全ビットのす
べてが記憶データ≧入力データの関係にあるか否かを判
定する（ステップＳ２０８）。この条件は上述のとおり
論理積で実現される。あるアドレスに対応するバイト内
の全ビットの大小比較がブロック内で行われ（ステップ
Ｓ２０９）、しかもアドレス毎に行われる（ステップＳ
２１０）。コンパレータ１０で対応するビット１つでも
「記憶データ≧入力データ」の関係を満足していなけれ
ば（ステップＳ２０８）、プレライト動作および消去動
作を行う（ステップＳ２１１）。このあとでデータ書込
み動作が行われる（ステップＳ２１２）。Data corresponding to, for example, the data shown in FIG. 2A in the data register 7 is input and stored in the cells in the memory cell array 1 by the address stored in the address latch 5. This operation is performed for all addresses in the block. When the end of this operation is detected (step S204), the operation for reading the data corresponding to the data shown in FIG. 2A from the memory array 1 is started. That is, the head address in the rewritten block is stored in the address latch 5 and the memory cell array 1 is accessed (step S206). In parallel with the storage in the latch 5, data corresponding to the data shown in FIG. 2B is stored in the data register 7. Data from the data register 7 and step S20
The data from the cell of the memory cell array 1 accessed in 6 is given to the comparator 10 (step S20).
7). The comparator 10 determines whether or not all the corresponding bits are in the relation of stored data ≧ input data (step S208). This condition is realized by the logical product as described above. The magnitude comparison of all the bits in the byte corresponding to a certain address is performed in the block (step S209), and further, it is performed for each address (step S).
210). If even one corresponding bit in the comparator 10 does not satisfy the relationship of “stored data ≧ input data” (step S208), the pre-write operation and the erase operation are performed (step S211). After this, the data write operation is performed (step S212).
【００５６】しかし、コンパレータ１０でブロック内の
ビット全てが「記憶データ≧入力データ」の関係を満足
すれば、ステップＳ２１１のプレライト動作および消去
動作を省略してデータ書込み動作を行うことができる
（ステップＳ２１２）。However, if all the bits in the block satisfy the relation "stored data≥input data" in the comparator 10, the data write operation can be performed by omitting the pre-write operation and the erase operation of step S211 ( Step S212).
【００５７】本発明の第３および第４の実施例の基礎と
なる第２のシステムは、コンパレータ１０内の比較回路
の数を１番地分のビット数と同じ数に抑えつつ、データ
書込み動作前のプレライト動作や消去動作の必要がない
場合、これらプレライト動作や消去動作を省略してブロ
ック内の全アドレスまたは選択された一部のアドレスに
対して所望のデータ書込みを行うことにより、内部制御
回路の構成が第１および第２の実施例より多少複雑にな
る反面、特にブロックの容量が大きい場合に、コパレー
タの回路構成の削減の効果をもたらす。The second system, which is the basis of the third and fourth embodiments of the present invention, suppresses the number of comparison circuits in the comparator 10 to the same number as the number of bits for one address, but before the data write operation. If there is no need for the pre-write operation or erase operation of the block, the pre-write operation or erase operation is omitted and desired data is written to all addresses in the block or a part of selected addresses, Although the configuration of the control circuit is slightly more complicated than that of the first and second embodiments, the effect of reducing the circuit configuration of the comparator is brought especially when the capacity of the block is large.
【００５８】[0058]
【発明の効果】本発明は、ＥＥＰＲＯＭのデータ書替え
動作において、データ書込み動作前のプレライト動作や
消去動作の必要がない場合にそれらの動作を省略して、
ブロック内の全アドレスまたは選択された一部アドレス
に対して所望のデータ書込み動作のみを実行する手段を
備えるため、データ書込み回数や動作のみを実行する手
段を備えるため、データ書込み回数や消去回数の無駄な
増加を抑えることにより、ＥＥＰＲＯＭに与えられるデ
ータ書替え回数の制限値への到達を遅延させ、これらの
回数増加を要因のひとつとするＥＥＰＲＯＭの信頼性劣
化を抑える効果があり、また平均のデータ書替え時間を
短縮する効果も有している。In the data rewriting operation of the EEPROM, the present invention omits the prewriting operation and the erasing operation before the data writing operation, and omits those operations.
Since a means for executing only a desired data write operation to all addresses or selected partial addresses in a block is provided, a means for performing only the data write count or operation is provided, the data write count or erase count By suppressing the unnecessary increase, the reaching of the limit value of the number of times of data rewriting given to the EEPROM is delayed, and there is an effect of suppressing the deterioration of the reliability of the EEPROM which is one of the factors of the increase in the number of times of data rewriting. It also has the effect of shortening the rewriting time.
【図１】本発明の第１の実施例に適用される第１のシス
テムを示す図である。FIG. 1 is a diagram showing a first system applied to a first embodiment of the present invention.
【図２】書替え前後のデータパターン例を示す図であ
る。FIG. 2 is a diagram showing an example of a data pattern before and after rewriting.
【図３】図１に示される第１のシステムのコンパレータ
１０に適用され第１の実施例を形成するコンパレータの
第１の例を示す図である。FIG. 3 is a diagram showing a first example of a comparator applied to the comparator 10 of the first system shown in FIG. 1 to form a first embodiment.
【図４】図１に示される第１のシステムのコンパレータ
１０に適用され第２の実施例を形成するコンパレータの
第２の例を示す図である。FIG. 4 is a diagram showing a second example of a comparator applied to the comparator 10 of the first system shown in FIG. 1 to form a second embodiment.
【図５】図３に示された第１の例をコパレータに適用し
て第３の実施例を形成し、図４に示された第２の例をコ
ンパレータに適用して第４の実施例を形成する第２のシ
ステムを示す図である。5 is a fourth embodiment in which the first example shown in FIG. 3 is applied to a comparator to form a third embodiment, and the second example shown in FIG. 4 is applied to a comparator. It is a figure which shows the 2nd system which forms a.
【図６】図５に示された第２のシステムの動作を説明す
るための図である。FIG. 6 is a diagram for explaining the operation of the second system shown in FIG.
【図７】従来の電気的に消去および書込み可能な不揮発
性半導体メモリの構成を示す図である。FIG. 7 is a diagram showing a configuration of a conventional electrically erasable and writable nonvolatile semiconductor memory.
【図８】図７に示されたメモリの動作を説明するための
図である。8 is a diagram for explaining an operation of the memory shown in FIG. 7. FIG.
１ メモリセルアレイ ２ ロウデコーダ ３ カラムデコーダ ４ カラムゲート ５ アドレスラッチ ６ アドレスバッファ ７ データレジスタ ８ 入出力バッファ ９ コントロール回路 １０ コンパレータ １１，１２ ナンド回路 １３ インバータ １４ アンド回路 1 Memory Cell Array 2 Row Decoder 3 Column Decoder 4 Column Gate 5 Address Latch 6 Address Buffer 7 Data Register 8 Input / Output Buffer 9 Control Circuit 10 Comparator 11, 12 NAND Circuit 13 Inverter 14 AND Circuit
Claims (3)
替え後の１かたまりのデータを大小比較し比較されたす
べてのビットが消去を不要とするか否かを判定する比較
手段と、 この比較手段で比較されたすべてのビットが消去を不要
とすると判定されたときデータ書込み動作前の消去動作
を省略して前記比較手段で判定対象となったデータの書
込みを行う手段とを含むことを特徴とする電気的に消去
および書込み可能な不揮発性半導体メモリ。1. Comparing means for comparing the size of one group of data before rewriting and one group of data after rewriting to determine whether or not all the compared bits do not need to be erased. When it is determined that all the compared bits do not need to be erased, the erasing operation before the data writing operation is omitted and the comparing means writes the data to be judged. An electrically erasable and writable nonvolatile semiconductor memory.
替え後の１かたまりのデータの大小を比較し１かたまり
のデータのすべてのビットが消去を不要とする場合に書
込み対象のアドレスを指定する比較手段と、 データ書込み動作前の消去動作を省略して前記コンパレ
ータで指定されたアドレスのみを選択してデータ書込み
を行う手段とを含むことを特徴とする電気的に消去およ
び書込み可能な不揮発性半導体メモリ。2. Comparing means for comparing the size of one chunk of data before rewriting and one chunk of data after rewriting and designating an address to be written when all bits of one chunk of data do not need to be erased. And an electrically erasable and writable nonvolatile semiconductor memory including means for omitting an erasing operation before a data writing operation and selecting only an address designated by the comparator to perform data writing. .
ータおよび書替後の１かたまりのデータの大小比較をア
ドレス単位で順次行うことを特徴とする請求項１または
２記載の電気的に消去および書込み可能な不揮発性半導
体メモリ。3. The electrical circuit according to claim 1, wherein the comparison means sequentially compares the size of one group of data before rewriting and the one group of data after rewriting in address units. Erasable and writable nonvolatile semiconductor memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2505395A JPH08221994A (en) | 1995-02-14 | 1995-02-14 | Electrically erasable and writable nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2505395A JPH08221994A (en) | 1995-02-14 | 1995-02-14 | Electrically erasable and writable nonvolatile semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08221994A true JPH08221994A (en) | 1996-08-30 |
Family
ID=12155186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2505395A Pending JPH08221994A (en) | 1995-02-14 | 1995-02-14 | Electrically erasable and writable nonvolatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
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