JP4675082B2 - 半導体記憶装置および半導体記憶装置の制御方法 - Google Patents
半導体記憶装置および半導体記憶装置の制御方法 Download PDFInfo
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Description
ここで、記憶容量や書き換え回数が少ない不揮発性半導体記憶装置としては、例えば半導体集積回路内部の各種設定記憶用のメモリが挙げられる。
(付記1) データ書き込みが所定論理値に制限される不揮発性メモリセルを備え、各々独立してアクセス制御の対象とされる複数のメモリコアと、
前記不揮発性メモリセルを備え、前記アクセス制御の対象となる前記メモリコアを選択するポインタと
を備えることを特徴とする半導体記憶装置。
(付記2) 前記不揮発性メモリセルは、プログラム動作のみ可能なフラッシュメモリセルであることを特徴とする付記1に記載の半導体記憶装置。
(付記3) 前記ポインタに備えられる前記不揮発性メモリセルのビットパタンに応じて、前記メモリコアが識別されることを特徴とする付記1に記載の半導体記憶装置。
(付記4)前記ポインタは、
前記データ書き込み時およびデータ読み出し時に、同一の前記メモリコアを選択することを特徴とする付記1に記載の半導体記憶装置。
(付記5) 選択されている前記メモリコアの前記不揮発性メモリセルに前記データ書き込みを行うに際して、
前記データ書き込みにより書き込まれるデータが全て前記所定論理値である場合には、前記メモリコアの前記不揮発性メモリセルに前記データ書き込みが行われ、
前記データ書き込みにより書き込まれるデータの少なくとも1ビットが前記所定論理値と逆の論理値である場合には、前記ポインタの前記不揮発性メモリセルが書き換えられた上で、該書き換え後の前記ポインタにより選択される他の前記メモリコアに対し、前記データ書き込みが行われることを特徴とする付記4に記載の半導体記憶装置。
(付記6)前記ポインタは読み出しポインタであり、
該読み出しポインタは、内部状態を設定する設定値を所定範囲内の複数の候補値から選択するにあたり、複数の前記候補値があらかじめ書き込まれている複数の前記メモリコアから、少なくとも何れか1つの前記メモリコアを選択することを特徴とする付記3に記載の半導体記憶装置。
(付記7) 少なくとも1つの前記候補値について、同じ値が書き込まれている前記メモリコアを複数備えることを特徴とする付記6に記載の半導体記憶装置。
(付記8) 前記ポインタは、少なくとも(前記メモリコアの数−1)ビット分の前記不揮発性メモリセルを備えることを特徴とする付記3に記載の半導体記憶装置。
(付記9) データ書き込みが所定論理値に制限される不揮発性メモリセルを備える複数のメモリコアを備える半導体記憶装置の制御方法において、
選択されている前記メモリコアの前記不揮発性メモリセルに前記データ書き込みを行うに際して、
前記データ書き込みにより書き込まれるデータが全て前記所定論理値である場合には、前記メモリコアの前記不揮発性メモリセルに前記データ書き込みが行われ、
前記データ書き込みにより書き込まれるデータの少なくとも1ビットが前記所定論理値と逆の論理値である場合には、他の前記メモリコアに対し、前記データ書き込みが行われることを特徴とする半導体記憶装置の制御方法。
(付記10) データ書き込みが所定論理値に制限される不揮発性メモリセルを備える複数のメモリコアを備える半導体記憶装置の制御方法において、
内部状態を設定する設定値を所定範囲内の複数の候補値から選択するにあたり、
複数の前記メモリコアに複数の前記候補値をあらかじめ書き込み、
前記メモリコアを不可逆な所定順序で選択して読み出し動作を行うことを特徴とする半導体記憶装置の制御方法。
(付記11) 少なくとも1つの前記候補値について、同じ値が書き込まれている前記メモリコアを複数備え、
互いに異なる前記候補値が保持される前記メモリコアを、前記不可逆な所定順序で選択し、該候補値に基づいて試験を行う条件出しステップと、
前記試験結果に応じて選択された何れか1つの前記候補値と同じ値を備える前記メモリコアを選択して、該候補値を前記設定値とする設定ステップと
を備えることを特徴とする付記10に記載の半導体記憶装置の制御方法。
2、2a ポインタ部
3、3a メモリセル部
4 スイッチ部
5 書き込み用メモリコアセレクタ
11、11a、11b ポインタ用デコーダ
C1乃至C4 フラッシュメモリセル
DOUT、DOUT1、DOUT2 読み出しデータ
MC1 第1メモリコア
MC2 第2メモリコア
MC3 第3メモリコア
MC4 第4メモリコア
Claims (4)
- データ書き込みが所定論理値に制限される不揮発性メモリセルを備え、各々独立してアクセス制御の対象とされる複数のメモリコアと、
少なくとも(前記メモリコアの数−1)ビット分の前記不揮発性メモリセルを備え、該不揮発性メモリセルのビットパタンに応じて前記アクセス制御の対象となる前記メモリコアを選択するポインタとを備え、
前記ポインタは読み出しポインタであり、
該読み出しポインタは、内部状態を設定する設定値を所定範囲内の複数の候補値から選択するにあたり、複数の前記候補値があらかじめ書き込まれている複数の前記メモリコアから、少なくとも何れか1つの前記メモリコアを不可逆な所定順序で選択する
ことを特徴とする半導体記憶装置。 - 前記不揮発性メモリセルは、プログラム動作のみ可能なフラッシュメモリセルであることを特徴とする請求項1に記載の半導体記憶装置。
- 少なくとも1つの前記候補値について、同じ値が書き込まれている前記メモリコアを複数備えることを特徴とする請求項1に記載の半導体記憶装置。
- データ書き込みが所定論理値に制限される不揮発性メモリセルを備え、各々独立してアクセス制御の対象とされる複数のメモリコアと、少なくとも(前記メモリコアの数−1)ビット分の前記不揮発性メモリセルを備え、該不揮発性メモリセルのビットパタンに応じて前記アクセス制御の対象となる前記メモリコアを選択するポインタとを備える半導体記憶装置の制御方法において、
内部状態を設定する設定値を所定範囲内の複数の候補値から選択するにあたり、
複数の前記メモリコアに複数の前記候補値をあらかじめ書き込み、
前記メモリコアを前記ポインタにより不可逆な所定順序で選択して読み出し動作を行う
ことを特徴とする半導体記憶装置の制御方法。
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