JPH07192470A - 半導体メモリの出力回路 - Google Patents
半導体メモリの出力回路Info
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- JPH07192470A JPH07192470A JP5046197A JP4619793A JPH07192470A JP H07192470 A JPH07192470 A JP H07192470A JP 5046197 A JP5046197 A JP 5046197A JP 4619793 A JP4619793 A JP 4619793A JP H07192470 A JPH07192470 A JP H07192470A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】カラム・アドレス・セット・アップ・タイムに
より、ＣＡＳ（反転値）ロウ・レベル期間が制約される
のを防ぎＣＡＳ（反転値）サイクルタイムを短くさせ
る。 【構成】ＣＡＳ（反転値）と、ディレイ回路３１を介し
たＣＡＳ（反転値）信号とを２入力ＮＡＮＤ回路３０に
入力させ、その出力信号をメモリセル情報をＤ入力とし
たＤラッチ回路のラッチ信号とし、更にＤラッチ回路の
同相，逆相出力信号を外部端子７に出力させる出力トラ
ンジスタ３７，３８に入力させた半導体メモリの出力回
路により、ＣＡＳ（反転値）立ち上がり後しばらく時間
が経過した時刻ｔ４で、ラッチ信号がロウ・レベルとな
り、メモリセル情報をラッチする様になる。即ちカラム
・アドレス・セット・アップ・タイムが短く、かつＣＡ
Ｓ（反転値）のロウ期間が短くＣＡＳ（反転値）立ち上
がり後、メモリセル情報が出力される場合でも所望のデ
ータがラッチできる。
より、ＣＡＳ（反転値）ロウ・レベル期間が制約される
のを防ぎＣＡＳ（反転値）サイクルタイムを短くさせ
る。 【構成】ＣＡＳ（反転値）と、ディレイ回路３１を介し
たＣＡＳ（反転値）信号とを２入力ＮＡＮＤ回路３０に
入力させ、その出力信号をメモリセル情報をＤ入力とし
たＤラッチ回路のラッチ信号とし、更にＤラッチ回路の
同相，逆相出力信号を外部端子７に出力させる出力トラ
ンジスタ３７，３８に入力させた半導体メモリの出力回
路により、ＣＡＳ（反転値）立ち上がり後しばらく時間
が経過した時刻ｔ４で、ラッチ信号がロウ・レベルとな
り、メモリセル情報をラッチする様になる。即ちカラム
・アドレス・セット・アップ・タイムが短く、かつＣＡ
Ｓ（反転値）のロウ期間が短くＣＡＳ（反転値）立ち上
がり後、メモリセル情報が出力される場合でも所望のデ
ータがラッチできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリの出力回路
に関し、特にカラム・アドレス・ストローブ（ＣＡＳ）
信号の立ち上がり時の出力データ・ラッチ回路に関す
る。
に関し、特にカラム・アドレス・ストローブ（ＣＡＳ）
信号の立ち上がり時の出力データ・ラッチ回路に関す
る。
【０００２】
【従来の技術】ロウ・アドレス・ストローブ信号（以後
ＲＡＳ（反転値）と記す）のロウ期間中、カラム・アド
レス・ストローブ信号（以後ＣＡＳ（反転値）と記す）
を複数回動作させて、ＲＡＳ（反転値）降下時に選択さ
れたワード線上のメモリ・セル・データを次々と読み出
すページ・サイクルは、ＣＡＳ（反転値）１サイクルで
メモリ・セル・データを読み出せるため、短時間で効率
良く、１ワード上のデータを読み出せる点で良く使われ
てきた。ただし、この種のページ・サイクルはＣＡＳ
（反転値）がハイ・レベルとなると、出力データをディ
スエーブルとしていたため、ＣＡＳ（反転値）サイクル
時間を短くすると、出力有効期間も短くなり、外部装置
のコントロールが困難であった。そこで近年、ＣＡＳ
（反転値）がハイ・レベルとなっても、ＣＡＳ（反転
値）降下時に選択された出力データをそのまま保持し続
ける拡張出力機能付き出力回路を備えた半導体メモリが
開発された。
ＲＡＳ（反転値）と記す）のロウ期間中、カラム・アド
レス・ストローブ信号（以後ＣＡＳ（反転値）と記す）
を複数回動作させて、ＲＡＳ（反転値）降下時に選択さ
れたワード線上のメモリ・セル・データを次々と読み出
すページ・サイクルは、ＣＡＳ（反転値）１サイクルで
メモリ・セル・データを読み出せるため、短時間で効率
良く、１ワード上のデータを読み出せる点で良く使われ
てきた。ただし、この種のページ・サイクルはＣＡＳ
（反転値）がハイ・レベルとなると、出力データをディ
スエーブルとしていたため、ＣＡＳ（反転値）サイクル
時間を短くすると、出力有効期間も短くなり、外部装置
のコントロールが困難であった。そこで近年、ＣＡＳ
（反転値）がハイ・レベルとなっても、ＣＡＳ（反転
値）降下時に選択された出力データをそのまま保持し続
ける拡張出力機能付き出力回路を備えた半導体メモリが
開発された。
【０００３】次に従来この種の半導体メモリの出力回路
について図面を用いて説明する。
について図面を用いて説明する。
【０００４】図４は半導体メモリの主要部分を示したブ
ロック図、図５は従来の拡張出力機能付き出力回路を示
した回路図、図６は図４と図５の動作を示したタイミン
グ図である。
ロック図、図５は従来の拡張出力機能付き出力回路を示
した回路図、図６は図４と図５の動作を示したタイミン
グ図である。
【０００５】図４において、本半導体メモリの主要部分
は、メモリ・セル１２と、センスアンプ１３と、カラム
・デコーダ１４と、ロウ・デコーダ１１と、アドレス・
ラッチ１０と、リード・アンプ１５と、出力回路１６
と、出力データを出力する出力端子７と、外部アドレス
３の入力Ａ０〜ＡＵ の端子と、ＲＡＳ（反転値）１の
端子と、ＣＡＳ（反転値）２の端子とを備えている。
は、メモリ・セル１２と、センスアンプ１３と、カラム
・デコーダ１４と、ロウ・デコーダ１１と、アドレス・
ラッチ１０と、リード・アンプ１５と、出力回路１６
と、出力データを出力する出力端子７と、外部アドレス
３の入力Ａ０〜ＡＵ の端子と、ＲＡＳ（反転値）１の
端子と、ＣＡＳ（反転値）２の端子とを備えている。
【０００６】図５において、従来の拡張出力機能付き出
力回路は、リード・アンプ出力６とＣＡＳ（反転値）２
とが入力され、出力端子７に出力データを出力する回路
で、インバータ２４，２５と、ＮＡＮＤ回路２０〜２３
と、電界効果トランジスタ２６，２７の直列体とを有す
る。
力回路は、リード・アンプ出力６とＣＡＳ（反転値）２
とが入力され、出力端子７に出力データを出力する回路
で、インバータ２４，２５と、ＮＡＮＤ回路２０〜２３
と、電界効果トランジスタ２６，２７の直列体とを有す
る。
【０００７】図６において、図４，図５の各部の信号波
形が示されており、ＲＡＳ（反転値）１，ＣＡＳ（反転
値）２，外部アドレス３，カラム・デコーダ出力信号
５，リード・アンプ出力６，出力データ・ラッチ信号
９，出力データの各波形が、各時刻ｔ１〜ｔ４で分割さ
れている。
形が示されており、ＲＡＳ（反転値）１，ＣＡＳ（反転
値）２，外部アドレス３，カラム・デコーダ出力信号
５，リード・アンプ出力６，出力データ・ラッチ信号
９，出力データの各波形が、各時刻ｔ１〜ｔ４で分割さ
れている。
【０００８】図４，図５，図６において、先ず時刻ｔ１
においてＲＡＳ（反転値）が降下すると、外部アドレス
（Ａ０〜ＡＵ）３をアドレス・ラッチ１０でロウ・アド
レスＡＸとしてラッチし、ロウ・デコーダ１１からワー
ド線１本が選択される。その後、センス・アンプ１３が
活性し、ワード線４上のメモリセル情報が増幅される。
次に、時刻ｔ２において、ＣＡＳ（反転値）が降下する
と、外部アドレスＡ０〜ＡＵをアドレス・ラッチ１０で
カラム・アドレスＡＣ１としてラッチし、カラム・デコ
ーダ１４の出力ＡＤＣ１よりビット線を選択し、メモリ
・セル情報をリード・アンプ１５を介してデータＤ１と
して出力回路１６に入力させる。
においてＲＡＳ（反転値）が降下すると、外部アドレス
（Ａ０〜ＡＵ）３をアドレス・ラッチ１０でロウ・アド
レスＡＸとしてラッチし、ロウ・デコーダ１１からワー
ド線１本が選択される。その後、センス・アンプ１３が
活性し、ワード線４上のメモリセル情報が増幅される。
次に、時刻ｔ２において、ＣＡＳ（反転値）が降下する
と、外部アドレスＡ０〜ＡＵをアドレス・ラッチ１０で
カラム・アドレスＡＣ１としてラッチし、カラム・デコ
ーダ１４の出力ＡＤＣ１よりビット線を選択し、メモリ
・セル情報をリード・アンプ１５を介してデータＤ１と
して出力回路１６に入力させる。
【０００９】このとき、ＣＡＳ（反転値）はロウレベル
のままなので、データ・ラッチ信号９はハイ・レベル
で、ＮＡＮＤ回路４個で構成された出力回路のデータ・
ラッチ部はスルー状態となり、リード・アンプ１５出力
Ｄ１は出力データＤＯ１として出力端子７より出力され
る。
のままなので、データ・ラッチ信号９はハイ・レベル
で、ＮＡＮＤ回路４個で構成された出力回路のデータ・
ラッチ部はスルー状態となり、リード・アンプ１５出力
Ｄ１は出力データＤＯ１として出力端子７より出力され
る。
【００１０】その後、時刻ｔ３においてＣＡＳ（反転
値）がハイ・レベルとなると、次サイクルで使用する外
部アドレスＡＣ２が入力され、カラム・デコーダ１４を
介して、外部アドレスＡＣ２に相当するビット線を選択
し、新たなメモリ・セル・データをリード・アンプ１５
を介して、出力回路１６に入力させている。
値）がハイ・レベルとなると、次サイクルで使用する外
部アドレスＡＣ２が入力され、カラム・デコーダ１４を
介して、外部アドレスＡＣ２に相当するビット線を選択
し、新たなメモリ・セル・データをリード・アンプ１５
を介して、出力回路１６に入力させている。
【００１１】このとき、出力回路１６ではＣＡＳ（反転
値）降下時に選択されたメモリ・セル情報をＣＡＳ（反
転値）ハイ・レベル期間、即ち拡張出力期間中出力させ
続けるため、ＣＡＳ（反転値）がハイ・レベルになった
直後、データをラッチし次サイクルのＣＡＳ（反転値）
が降下する時刻ｔ４まで、出力データを保持させてい
た。
値）降下時に選択されたメモリ・セル情報をＣＡＳ（反
転値）ハイ・レベル期間、即ち拡張出力期間中出力させ
続けるため、ＣＡＳ（反転値）がハイ・レベルになった
直後、データをラッチし次サイクルのＣＡＳ（反転値）
が降下する時刻ｔ４まで、出力データを保持させてい
た。
【００１２】時刻ｔ４以降は、前記説明と同様に、カラ
ム・アドレスＡＣ２で選択されたメモリ・セル情報をリ
ード・アンプ１５で増幅し、その出力Ｄ２を出力データ
ＤＯ２として出力していた。
ム・アドレスＡＣ２で選択されたメモリ・セル情報をリ
ード・アンプ１５で増幅し、その出力Ｄ２を出力データ
ＤＯ２として出力していた。
【００１３】
【発明が解決しようとする課題】前述した従来の半導体
メモリの拡張出力機能付き出力回路では、ＣＡＳ（反転
値）立ち上がり後すぐにメモリ・セル・データを出力回
路にてラッチさせていたため、ＣＡＳ（反転値）立ち下
がりに対するカラム・アドレス・セット・アップ・タイ
ムが短い場合、アドレスが入力してからメモリ・セルを
選択し、その情報がリード・アンプを介して出力回路に
入力されるまでの間にＣＡＳ（反転値）をハイ・レベル
とすると、選択したメモリセル情報を出力できない。そ
のためＣＡＳ（反転値）を通常よりも長くロウ・レベル
にしていなければならなかった。即ち、カラム・アドレ
ス・セット・アップ・タイムにより、ＣＡＳ（反転値）
ロウ・レベル期間が制約されるため、ロウ期間を短くで
きなかった。
メモリの拡張出力機能付き出力回路では、ＣＡＳ（反転
値）立ち上がり後すぐにメモリ・セル・データを出力回
路にてラッチさせていたため、ＣＡＳ（反転値）立ち下
がりに対するカラム・アドレス・セット・アップ・タイ
ムが短い場合、アドレスが入力してからメモリ・セルを
選択し、その情報がリード・アンプを介して出力回路に
入力されるまでの間にＣＡＳ（反転値）をハイ・レベル
とすると、選択したメモリセル情報を出力できない。そ
のためＣＡＳ（反転値）を通常よりも長くロウ・レベル
にしていなければならなかった。即ち、カラム・アドレ
ス・セット・アップ・タイムにより、ＣＡＳ（反転値）
ロウ・レベル期間が制約されるため、ロウ期間を短くで
きなかった。
【００１４】またこれにより、メモリ・セル・データを
読み出すＣＡＳ（反転値）サイクルも拡張出力機能のな
い半導体メモリよりも短くすることができなかった。
読み出すＣＡＳ（反転値）サイクルも拡張出力機能のな
い半導体メモリよりも短くすることができなかった。
【００１５】本発明の目的は、メモリ・セル・データを
短時間で読み出せるように半導体メモリの出力回路を提
供することにある。
短時間で読み出せるように半導体メモリの出力回路を提
供することにある。
【００１６】
【課題を解決するための手段】本発明の第１の半導体メ
モリの出力回路の構成は、半導体メモリの外部より入力
されるカラム・アドレス・ストローブ信号がディスエー
ブル状態となっても、メモリ・データを出力し続けるこ
とのできる半導体メモリの出力回路において、前記カラ
ム・アドレス・ストローブ信号と前記信号をディレイ回
路を介した信号とを入力とするＮＡＮＤ回路を設け、前
記ＮＡＮＤ回路の出力信号をラッチ信号とし、メモリセ
ル情報を増幅させたリード・アンプ出力信号をＤ入力と
したラッチ回路を設け、前記Ｄラッチ回路の同相，逆相
信号を入力とする出力バッファを設けたことを特徴とす
る。
モリの出力回路の構成は、半導体メモリの外部より入力
されるカラム・アドレス・ストローブ信号がディスエー
ブル状態となっても、メモリ・データを出力し続けるこ
とのできる半導体メモリの出力回路において、前記カラ
ム・アドレス・ストローブ信号と前記信号をディレイ回
路を介した信号とを入力とするＮＡＮＤ回路を設け、前
記ＮＡＮＤ回路の出力信号をラッチ信号とし、メモリセ
ル情報を増幅させたリード・アンプ出力信号をＤ入力と
したラッチ回路を設け、前記Ｄラッチ回路の同相，逆相
信号を入力とする出力バッファを設けたことを特徴とす
る。
【００１７】本発明の第２の半導体メモリの出力回路の
構成は、アドレス・ラッチ回路出力信号とカラム・アド
レス・ストローブ信号とが入力される論理回路の出力を
ラッチ信号とし、メモリセル情報を増幅させたリード・
アンプ出力信号をＤ入力としたラッチ回路を設け、前記
ラッチ回路の同相，逆相信号を入力とし、出力データを
出力する出力バッファを設け、前記アドレス・ラッチ回
路出力信号が変化しなければ前記出力データが前記ラッ
チ回路にラッチされず、かつ前記アドレス・ラッチ回路
出力信号が変化する場合には前記カラム・アドレス・ス
トローブ信号の立ち上がりに対して遅いタイミングで出
力データを前記ラッチ回路でラッチするように、前記論
理回路を構成したことを特徴とする。
構成は、アドレス・ラッチ回路出力信号とカラム・アド
レス・ストローブ信号とが入力される論理回路の出力を
ラッチ信号とし、メモリセル情報を増幅させたリード・
アンプ出力信号をＤ入力としたラッチ回路を設け、前記
ラッチ回路の同相，逆相信号を入力とし、出力データを
出力する出力バッファを設け、前記アドレス・ラッチ回
路出力信号が変化しなければ前記出力データが前記ラッ
チ回路にラッチされず、かつ前記アドレス・ラッチ回路
出力信号が変化する場合には前記カラム・アドレス・ス
トローブ信号の立ち上がりに対して遅いタイミングで出
力データを前記ラッチ回路でラッチするように、前記論
理回路を構成したことを特徴とする。
【００１８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体メモリの出力
回路を示した回路図である。図４は半導体メモリの主要
部分を示したブロック図である。図２は図１と図４との
動作を示したタイミング図である。
る。図１は本発明の第１の実施例の半導体メモリの出力
回路を示した回路図である。図４は半導体メモリの主要
部分を示したブロック図である。図２は図１と図４との
動作を示したタイミング図である。
【００１９】図１において、本実施例の半導体メモリの
出力回路は、ＣＡＳ（反転値）１とリード・アンプ出力
６とを入力とし、出力端子７に出力データを出力する回
路で、ディレイ回路３１と、インバータ３２と、ＮＡＮ
Ｄ回路３０，３３〜３６と、電界効果トランジスタ３
７，３８の直列体とを備えている。
出力回路は、ＣＡＳ（反転値）１とリード・アンプ出力
６とを入力とし、出力端子７に出力データを出力する回
路で、ディレイ回路３１と、インバータ３２と、ＮＡＮ
Ｄ回路３０，３３〜３６と、電界効果トランジスタ３
７，３８の直列体とを備えている。
【００２０】図２において、時刻ｔ１においてＲＡＳ
（反転値）が降下すると、外部アドレスＡ０〜ＡＵをロ
ウ・アドレスＡＸとしてラッチ１０でラッチし、ロウ・
デコーダ１１からワード線４の１本が選択される。その
後、センス・アンプ１３が活性し、ワード線４上のメモ
リ・セル１２が全て増幅される。
（反転値）が降下すると、外部アドレスＡ０〜ＡＵをロ
ウ・アドレスＡＸとしてラッチ１０でラッチし、ロウ・
デコーダ１１からワード線４の１本が選択される。その
後、センス・アンプ１３が活性し、ワード線４上のメモ
リ・セル１２が全て増幅される。
【００２１】次に時刻ｔ２において、ＣＡＳ（反転値）
が降下すると、外部アドレスＡ０〜ＡＵをカラム・アド
レスＡＣ１としてラッチする。この時、カラム・アドレ
スＡＣ１のＣＡＳ（反転値）降下に対するセット・アッ
プ・タイムが十分短いものとする。
が降下すると、外部アドレスＡ０〜ＡＵをカラム・アド
レスＡＣ１としてラッチする。この時、カラム・アドレ
スＡＣ１のＣＡＳ（反転値）降下に対するセット・アッ
プ・タイムが十分短いものとする。
【００２２】時刻ｔ３において、カラム・デコーダ信号
ＡＤＣ１が確定すると、ビット線が選択され、メモリ・
セル情報はリード・アンプ１５に入力される。その後、
ＣＡＳ（反転値）が立ち上がるが、後述するように、リ
ード・アンプ１５は正常に働き、その出力Ｄ１は出力回
路１６まで入力される。
ＡＤＣ１が確定すると、ビット線が選択され、メモリ・
セル情報はリード・アンプ１５に入力される。その後、
ＣＡＳ（反転値）が立ち上がるが、後述するように、リ
ード・アンプ１５は正常に働き、その出力Ｄ１は出力回
路１６まで入力される。
【００２３】次に、ＣＡＳ（反転値）立ち上がり時の出
力回路（図１）の動作について、説明する。
力回路（図１）の動作について、説明する。
【００２４】図１において、この出力回路は、ＣＡＳ
（反転値）の逆相信号をそのまま出力データ・ラッチ用
信号として使用した従来回路と違って、ＣＡＳ（反転
値）とディレイ回路３１を介したＣＡＳ（反転値）信号
を２入力ＮＡＮＤ回路３０に入力させ、その出力信号を
出力データ・ラッチ用信号９とする構成となっている。
本構成により、出力回路内の出力データ・ラッチ信号９
は、ＣＡＳ（反転値）がロウ・レベル時にリード・アン
プ出力をスルー状態にさせ、ＣＡＳ（反転値）がハイ・
レベルに遷移後、しばらく時間が経過した時刻ｔ４で、
出力データをラッチさせる動作をする。即ち、カラム・
アドレス・セット・アップ・タイムが短く、ＣＡＳ（反
転値）立ち下がりに対してリード・アンプ出力が出力回
路に入力されるまでの時間が長くなる場合でも、全もっ
てＣＡＳ（反転値）を立ち上げることができることを意
味している。
（反転値）の逆相信号をそのまま出力データ・ラッチ用
信号として使用した従来回路と違って、ＣＡＳ（反転
値）とディレイ回路３１を介したＣＡＳ（反転値）信号
を２入力ＮＡＮＤ回路３０に入力させ、その出力信号を
出力データ・ラッチ用信号９とする構成となっている。
本構成により、出力回路内の出力データ・ラッチ信号９
は、ＣＡＳ（反転値）がロウ・レベル時にリード・アン
プ出力をスルー状態にさせ、ＣＡＳ（反転値）がハイ・
レベルに遷移後、しばらく時間が経過した時刻ｔ４で、
出力データをラッチさせる動作をする。即ち、カラム・
アドレス・セット・アップ・タイムが短く、ＣＡＳ（反
転値）立ち下がりに対してリード・アンプ出力が出力回
路に入力されるまでの時間が長くなる場合でも、全もっ
てＣＡＳ（反転値）を立ち上げることができることを意
味している。
【００２５】その後、時刻ｔ５においてＣＡＳ（反転
値）が再び降下すると、出力データ・ラッチ信号がハイ
・レベルとなり、ＣＡＳ（反転値）のハイ・レベル期間
中に選択されたデコーダ出力ＡＤＣ２によるリード・ア
ンプ出力Ｄ２が出力回路に入力される。この時、出力回
路はＣＡＳ（反転値）降下ですぐにスルー状態となるた
め、リード・アンプ出力Ｄ２は出力データＤＯ２として
外部に出力される。
値）が再び降下すると、出力データ・ラッチ信号がハイ
・レベルとなり、ＣＡＳ（反転値）のハイ・レベル期間
中に選択されたデコーダ出力ＡＤＣ２によるリード・ア
ンプ出力Ｄ２が出力回路に入力される。この時、出力回
路はＣＡＳ（反転値）降下ですぐにスルー状態となるた
め、リード・アンプ出力Ｄ２は出力データＤＯ２として
外部に出力される。
【００２６】次に本発明の第２の実施例について図面を
参照して説明する。図３は本発明の第２の実施例の半導
体メモリの出力回路を示した回路図である。
参照して説明する。図３は本発明の第２の実施例の半導
体メモリの出力回路を示した回路図である。
【００２７】図３において、本実施例の半導体メモリの
出力回路は、アドレス・ラッチ回路出力信号８が入力さ
れる多数のディレイ回路４３と、インバータ４２と、排
他的論理和（エクスクルーシブＯＲ）回路４０と、ＯＲ
回路４１と、インバータ４７と、ＮＡＮＤ回路４４，４
５，４６，４８〜５１と、電界効果トランジスタ５２，
５３の直列体とを備え、ＣＡＳ（反転値）２，リード・
アンプ出力６も入力され、出力端子７に出力データが出
力される。
出力回路は、アドレス・ラッチ回路出力信号８が入力さ
れる多数のディレイ回路４３と、インバータ４２と、排
他的論理和（エクスクルーシブＯＲ）回路４０と、ＯＲ
回路４１と、インバータ４７と、ＮＡＮＤ回路４４，４
５，４６，４８〜５１と、電界効果トランジスタ５２，
５３の直列体とを備え、ＣＡＳ（反転値）２，リード・
アンプ出力６も入力され、出力端子７に出力データが出
力される。
【００２８】外部アドレスＡ０〜ＡＵをカラム・アドレ
スとしてラッチしたアドレス・ラッチ回路出力信号８
を、それぞれ２入力エクスクルーシブＯＲ回路４０に入
力させ、アドレスが変化した時、エクスクルーシブＯＲ
回路４０からワン・ショット・ハイ・レベルが出力され
る様にもう一方の入力にアドレスの逆相ディレイ信号を
ディレイ回路４２で入力させ、それぞれのエクスクルー
シブＯＲ出力を、ＯＲ回路４１を介して、一方がＣＡＳ
（反転値）２入力である２入力ＮＡＮＤ回路４４に入力
させ、ＮＡＮＤ回路４４の出力とＣＡＳ（反転値）２を
ＮＡＮＤ回路４５，４６で作られるＲＳラッチ回路に入
力し、その出力（ＮＡＮＤ回路４６の出力）を出力デー
タ・ラッチ信号として使用している点で、従来の回路の
異なる。
スとしてラッチしたアドレス・ラッチ回路出力信号８
を、それぞれ２入力エクスクルーシブＯＲ回路４０に入
力させ、アドレスが変化した時、エクスクルーシブＯＲ
回路４０からワン・ショット・ハイ・レベルが出力され
る様にもう一方の入力にアドレスの逆相ディレイ信号を
ディレイ回路４２で入力させ、それぞれのエクスクルー
シブＯＲ出力を、ＯＲ回路４１を介して、一方がＣＡＳ
（反転値）２入力である２入力ＮＡＮＤ回路４４に入力
させ、ＮＡＮＤ回路４４の出力とＣＡＳ（反転値）２を
ＮＡＮＤ回路４５，４６で作られるＲＳラッチ回路に入
力し、その出力（ＮＡＮＤ回路４６の出力）を出力デー
タ・ラッチ信号として使用している点で、従来の回路の
異なる。
【００２９】本構成によれば、ＣＡＳ（反転値）２が立
ち上がり時、アドレス・ラッチ回路出力信号８が変化し
なければ、出力データがラッチされず、またアドレス・
ラッチ回路出力信号８が変化する場合でも、従来よりも
ＣＡＳ（反転値）２立ち上がりに対して遅いタイミング
で出力データをラッチさせることができる。
ち上がり時、アドレス・ラッチ回路出力信号８が変化し
なければ、出力データがラッチされず、またアドレス・
ラッチ回路出力信号８が変化する場合でも、従来よりも
ＣＡＳ（反転値）２立ち上がりに対して遅いタイミング
で出力データをラッチさせることができる。
【００３０】即ち、前記第１の実施例と同様に、カラム
・アドレス・セット・アップ・タイムが短く、ＣＡＳ
（反転値）立ち下がりに対してリード・アンプ出力が出
力回路に入力されるまでの時間が長くなる場合でも、前
もってＣＡＳ（反転値）２を立ち上げることができる。
・アドレス・セット・アップ・タイムが短く、ＣＡＳ
（反転値）立ち下がりに対してリード・アンプ出力が出
力回路に入力されるまでの時間が長くなる場合でも、前
もってＣＡＳ（反転値）２を立ち上げることができる。
【００３１】
【発明の効果】以上説明したように、本発明は、ＣＡＳ
（反転値）がハイ・レベルになっても、すぐにリード・
アンプ・データをラッチしないため、ＣＡＳ（反転値）
の立ち下がりに対するカラム・アドレス・セット・アッ
プ・タイムが短く、ＣＡＳ（反転値）が立ち上がってか
らリード・アンプ出力が決定する場合でも所望の出力デ
ータをラッチでき、従ってＣＡＳ（反転値）のロウ期間
に関する制約がなくなることから、１個のメモリ・セル
・データを読み出すＣＡＳサイクルを短くできる効果が
ある。
（反転値）がハイ・レベルになっても、すぐにリード・
アンプ・データをラッチしないため、ＣＡＳ（反転値）
の立ち下がりに対するカラム・アドレス・セット・アッ
プ・タイムが短く、ＣＡＳ（反転値）が立ち上がってか
らリード・アンプ出力が決定する場合でも所望の出力デ
ータをラッチでき、従ってＣＡＳ（反転値）のロウ期間
に関する制約がなくなることから、１個のメモリ・セル
・データを読み出すＣＡＳサイクルを短くできる効果が
ある。
【図１】本発明の第１の実施例の半導体メモリの出力回
路を示した回路図である。
路を示した回路図である。
【図２】第１の実施例の動作を示したタイミング図であ
る。
る。
【図３】本発明の第２の実施例を示した回路図である。
【図４】一般の半導体メモリの主要部分を示したブロッ
ク図である。
ク図である。
【図５】従来の半導体メモリの出力回路を示した回路図
である。
である。
【図６】従来例の動作を示したタイミング図である。
１ ロウ・アドレス・ストローブ信号 ２ カラム・アドレス・ストローブ信号 ３ 外部アドレス入力信号（Ａ０〜ＡＵ） ４ ワード線 ５ カラム・デコーダ出力信号 ６ リード・アンプ出力信号 ７ 出力端子 ８ アドレス・ラッチ回路出力信号 ９ 出力データ・ラッチ信号 ２４，２５，３２，４２，４７ インバータ ２０〜２３，３０，３３〜３６，４４，４５，４６，４
８〜５１ ＮＡＮＤ回路 ３１，４３ ディレイ回路 ４０ エクスクルーシブＯＲ回路 ２６，２７，３７，３８，５２，５３ 電界効果トラ
ンジスタ
８〜５１ ＮＡＮＤ回路 ３１，４３ ディレイ回路 ４０ エクスクルーシブＯＲ回路 ２６，２７，３７，３８，５２，５３ 電界効果トラ
ンジスタ
Claims (2)
- 【請求項１】 半導体メモリの外部より入力されるカラ
ム・アドレス・ストローブ信号がディスエーブル状態と
なっても、メモリ・データを出力し続けることのできる
半導体メモリの出力回路において、前記カラム・アドレ
ス・ストローブ信号と前記信号をディレイ回路を介した
信号とを入力とするＮＡＮＤ回路を設け、前記ＮＡＮＤ
回路の出力信号をラッチ信号とし、メモリセル情報を増
幅させたリード・アンプ出力信号をＤ入力としたラッチ
回路を設け、前記Ｄラッチ回路の同相，逆相信号を入力
とする出力バッファを設けたことを特徴とする半導体メ
モリの出力回路。 - 【請求項２】 アドレス・ラッチ回路出力信号とカラム
・アドレス・ストローブ信号とが入力される論理回路の
出力をラッチ信号とし、メモリセル情報を増幅させたリ
ード・アンプ出力信号をＤ入力としたラッチ回路を設
け、前記ラッチ回路の同相，逆相信号を入力とし、出力
データを出力する出力バッファを設け、前記アドレス・
ラッチ回路出力信号が変化しなければ前記出力データが
前記ラッチ回路にラッチされず、かつ前記アドレス・ラ
ッチ回路出力信号が変化する場合には前記カラム・アド
レス・ストローブ信号の立ち上がりに対して遅いタイミ
ングで出力データを前記ラッチ回路でラッチするよう
に、前記論理回路を構成したことを特徴とする半導体メ
モリの出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046197A JPH07192470A (ja) | 1993-03-08 | 1993-03-08 | 半導体メモリの出力回路 |
| US08/207,164 US5436865A (en) | 1993-03-08 | 1994-03-08 | Output circuit for semiconductor memory device realizing extended data output upon inactivation of CAS signal |
| KR1019940004431A KR0155177B1 (ko) | 1993-03-08 | 1994-03-08 | 반도체 메모리의 출력 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046197A JPH07192470A (ja) | 1993-03-08 | 1993-03-08 | 半導体メモリの出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07192470A true JPH07192470A (ja) | 1995-07-28 |
Family
ID=12740356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5046197A Withdrawn JPH07192470A (ja) | 1993-03-08 | 1993-03-08 | 半導体メモリの出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5436865A (ja) |
| JP (1) | JPH07192470A (ja) |
| KR (1) | KR0155177B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH09204768A (ja) * | 1996-01-30 | 1997-08-05 | Nec Corp | 半導体記憶装置 |
| US6181609B1 (en) | 1998-09-17 | 2001-01-30 | Nec Corporation | Semiconductor memory device having circuit for controlling data-output timing |
| WO2001082304A1 (fr) * | 2000-04-24 | 2001-11-01 | Nec Corporation | Dispositif de stockage a semi-conducteur |
| JP2007273065A (ja) * | 2006-03-31 | 2007-10-18 | Nscore:Kk | Ｃｍｉｓ型半導体不揮発記憶回路 |
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| KR0146530B1 (ko) * | 1995-05-25 | 1998-09-15 | 김광호 | 단속제어회로를 구비한 반도체 메모리 장치와 제어방법 |
| US5546344A (en) * | 1995-06-06 | 1996-08-13 | Cirrus Logic, Inc. | Extended data output DRAM interface |
| JPH0973775A (ja) * | 1995-09-01 | 1997-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR0167687B1 (ko) * | 1995-09-11 | 1999-02-01 | 김광호 | 고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치 |
| JPH09139082A (ja) * | 1995-11-17 | 1997-05-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH09180435A (ja) * | 1995-12-28 | 1997-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| TW328661B (en) | 1996-07-26 | 1998-03-21 | Oki Electric Ind Co Ltd | The semiconductor apparatus |
| JP3425890B2 (ja) | 1999-04-08 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | バッファ回路 |
| US6326809B1 (en) * | 1999-09-27 | 2001-12-04 | University Of New Mexico | Apparatus for and method of eliminating single event upsets in combinational logic |
| US6651199B1 (en) * | 2000-06-22 | 2003-11-18 | Xilinx, Inc. | In-system programmable flash memory device with trigger circuit for generating limited duration program instruction |
| US7184328B2 (en) | 2004-10-18 | 2007-02-27 | Infineon Technologies Ag | DQS for data from a memory array |
| US8081010B1 (en) | 2009-11-24 | 2011-12-20 | Ics, Llc | Self restoring logic |
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| US5022011A (en) * | 1989-12-28 | 1991-06-04 | Inova Microelectronics Corporation | Apparatus and method for reducing the access time after a write operation in a static memory device |
| JP2555900B2 (ja) * | 1990-02-06 | 1996-11-20 | 日本電気株式会社 | 半導体メモリの出力制御回路 |
| JPH0541088A (ja) * | 1991-08-06 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5325330A (en) * | 1993-02-11 | 1994-06-28 | Micron Semiconductor, Inc. | Memory circuit with foreshortened data output signal |
-
1993
- 1993-03-08 JP JP5046197A patent/JPH07192470A/ja not_active Withdrawn
-
1994
- 1994-03-08 KR KR1019940004431A patent/KR0155177B1/ko not_active IP Right Cessation
- 1994-03-08 US US08/207,164 patent/US5436865A/en not_active Expired - Fee Related
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| JP2007273065A (ja) * | 2006-03-31 | 2007-10-18 | Nscore:Kk | Ｃｍｉｓ型半導体不揮発記憶回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5436865A (en) | 1995-07-25 |
| KR0155177B1 (ko) | 1998-12-01 |
| KR940022561A (ko) | 1994-10-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |