JPH05298894A - 不揮発性メモリのデータ書込読出制御装置 - Google Patents
不揮発性メモリのデータ書込読出制御装置Info
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- JPH05298894A JPH05298894A JP9630992A JP9630992A JPH05298894A JP H05298894 A JPH05298894 A JP H05298894A JP 9630992 A JP9630992 A JP 9630992A JP 9630992 A JP9630992 A JP 9630992A JP H05298894 A JPH05298894 A JP H05298894A
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Abstract
(57)【要約】
【構成】不揮発性メモリ(メモリマトリクス4)に対す
る書込データのビット0とビット1の各々の総数を求め
るとともに、両者の大小比較を行い、多数ビット状態を
抽出し、不揮発性メモリの初期ビット状態からの書き換
えビット数が少なくなる方向に書込データのビット0と
ビット1を反転させて書き込む。反転して書き込まれた
データについては、その読み出し時に再び反転して元通
りのデータとして読み出す。 【効果】不揮発性メモリの初期ビット状態からの書き換
えビット数が少なくなり、不揮発性メモリおよびそれを
用いたシステムの信頼性が高まり、また書き換えに要す
る時間も短縮化される。
る書込データのビット0とビット1の各々の総数を求め
るとともに、両者の大小比較を行い、多数ビット状態を
抽出し、不揮発性メモリの初期ビット状態からの書き換
えビット数が少なくなる方向に書込データのビット0と
ビット1を反転させて書き込む。反転して書き込まれた
データについては、その読み出し時に再び反転して元通
りのデータとして読み出す。 【効果】不揮発性メモリの初期ビット状態からの書き換
えビット数が少なくなり、不揮発性メモリおよびそれを
用いたシステムの信頼性が高まり、また書き換えに要す
る時間も短縮化される。
Description
【0001】
【産業上の利用分野】この発明は不揮発性メモリに対す
るデータの書込読出制御を行う装置に関する。
るデータの書込読出制御を行う装置に関する。
【0002】
【従来の技術】マイクロコンピュータシステム等におい
てプログラムやデータなどを書き込み、電源のバックア
ップなしに記憶内容を保持する不揮発性メモリとして、
EPROM、ヒューズROM、EEPROMなどが従来
より用いられている。
てプログラムやデータなどを書き込み、電源のバックア
ップなしに記憶内容を保持する不揮発性メモリとして、
EPROM、ヒューズROM、EEPROMなどが従来
より用いられている。
【0003】このような不揮発性メモリは、メモリセル
の状態を変えることによって書き込みを行うものであ
る。たとえばEPROMやEEPROMタイプでは、M
OSトランジスタのゲートに高電圧を印加することによ
って、絶縁膜中に電子をトラップさせることによってス
レッシュホールド電圧を上昇させ、これによって情報の
書込をおこなう。特にEEPROMでは、ゲートに逆極
性の高電圧を印加して情報を消去する。また、ヒューズ
ROMタイプでは、メモリセル内のヒューズ部に相当す
る箇所に大電流を通電または高電圧を印加してヒューズ
部を開放状態とすることによって情報の書込を行う。こ
のように、不揮発性メモリに対するデータの書き込み
は、メモリセルを初期状態とは異なる状態に反転させる
ことによって行う。
の状態を変えることによって書き込みを行うものであ
る。たとえばEPROMやEEPROMタイプでは、M
OSトランジスタのゲートに高電圧を印加することによ
って、絶縁膜中に電子をトラップさせることによってス
レッシュホールド電圧を上昇させ、これによって情報の
書込をおこなう。特にEEPROMでは、ゲートに逆極
性の高電圧を印加して情報を消去する。また、ヒューズ
ROMタイプでは、メモリセル内のヒューズ部に相当す
る箇所に大電流を通電または高電圧を印加してヒューズ
部を開放状態とすることによって情報の書込を行う。こ
のように、不揮発性メモリに対するデータの書き込み
は、メモリセルを初期状態とは異なる状態に反転させる
ことによって行う。
【0004】
【発明が解決しようとする課題】一般に不揮発性メモリ
に対するデータの書き込みまたは消去の際、メモリセル
の状態(EPROM,EEPROMタイプでは、スレッ
シュホールド電圧、ヒューズROMタイプではメモリセ
ルのヒューズ部の抵抗値)が所定値幅を超えて変化しな
ければならない。そのため、印加電圧や電圧印加時間な
どの書込条件が定められている。しかし、近年のメモリ
容量の増大に伴って、全メモリセルへの書込時間は長く
なり、またメモリセルの微細化に伴って、高い信頼性を
確保するための書込条件は厳しくなる傾向にある。
に対するデータの書き込みまたは消去の際、メモリセル
の状態(EPROM,EEPROMタイプでは、スレッ
シュホールド電圧、ヒューズROMタイプではメモリセ
ルのヒューズ部の抵抗値)が所定値幅を超えて変化しな
ければならない。そのため、印加電圧や電圧印加時間な
どの書込条件が定められている。しかし、近年のメモリ
容量の増大に伴って、全メモリセルへの書込時間は長く
なり、またメモリセルの微細化に伴って、高い信頼性を
確保するための書込条件は厳しくなる傾向にある。
【0005】不揮発性メモリを用いたシステムの信頼性
は、不揮発性メモリ自体の信頼性に依存するが、同一プ
ロセスで製造された不揮発性メモリを用いる場合でも、
その不揮発性メモリに対するデータの書込読出制御によ
って信頼性は大きく左右される。すなわち、一般に、不
揮発性メモリの各メモリセルの状態は初期状態で最も安
定した状態であるが、その状態からデータの書込が行わ
れて、メモリセルの状態が反転した状態は初期状態との
比較において不安定状態であるといえる。また、書込消
去を繰り返す毎にメモリセルの特性は劣化する。
は、不揮発性メモリ自体の信頼性に依存するが、同一プ
ロセスで製造された不揮発性メモリを用いる場合でも、
その不揮発性メモリに対するデータの書込読出制御によ
って信頼性は大きく左右される。すなわち、一般に、不
揮発性メモリの各メモリセルの状態は初期状態で最も安
定した状態であるが、その状態からデータの書込が行わ
れて、メモリセルの状態が反転した状態は初期状態との
比較において不安定状態であるといえる。また、書込消
去を繰り返す毎にメモリセルの特性は劣化する。
【0006】この発明は前述の問題および不揮発性メモ
リの一般的特性に鑑みてなされたものであって、不揮発
性メモリ自体および不揮発性メモリを用いたシステムの
信頼性を高め得る、不揮発性メモリのデータ書込読出制
御装置を提供することにある。
リの一般的特性に鑑みてなされたものであって、不揮発
性メモリ自体および不揮発性メモリを用いたシステムの
信頼性を高め得る、不揮発性メモリのデータ書込読出制
御装置を提供することにある。
【0007】
【課題を解決するための手段】この発明の不揮発性メモ
リのデータ書込読出制御装置は、書き込むべきアドレス
またはブロックのデータを構成するビット0とビット1
の各々の総数を求めるとともに両者の大小比較を行い、
多数ビット状態を抽出する多数ビット状態抽出手段と、
不揮発性メモリの初期ビット状態と前記多数ビット状態
との一致性を判定する判定手段と、前記判定結果を記憶
する判定結果記憶手段と、前記一致性を満たさぬとき、
不揮発性メモリに対する書き込みデータを反転する書き
込みデータ反転手段と、前記判定結果記憶手段が不一致
状態を記憶しているとき、不揮発性メモリからの読み出
しデータを反転する読み出しデータ反転手段、とを備え
てなる。
リのデータ書込読出制御装置は、書き込むべきアドレス
またはブロックのデータを構成するビット0とビット1
の各々の総数を求めるとともに両者の大小比較を行い、
多数ビット状態を抽出する多数ビット状態抽出手段と、
不揮発性メモリの初期ビット状態と前記多数ビット状態
との一致性を判定する判定手段と、前記判定結果を記憶
する判定結果記憶手段と、前記一致性を満たさぬとき、
不揮発性メモリに対する書き込みデータを反転する書き
込みデータ反転手段と、前記判定結果記憶手段が不一致
状態を記憶しているとき、不揮発性メモリからの読み出
しデータを反転する読み出しデータ反転手段、とを備え
てなる。
【0008】
【作用】この発明の不揮発性メモリのデータ書込読出制
御装置では、多数ビット状態抽出手段は書き込むべきア
ドレスまたはブロックのデータを構成するビット0とビ
ット1の各々の総数を求めるとともに、ビット0の総数
とビット1の総数との大小比較を行い、多数側のビット
状態を抽出する。判定手段は不揮発性メモリの初期ビッ
ト状態と前記多数ビット状態との一致性を判定する。判
定結果記憶手段は前記判定結果を記憶する。書込データ
反転手段は不揮発性メモリの初期ビット状態と前記多数
ビット状態とが不一致であるとき、不揮発性メモリに対
する書込データのビット0とビット1を反転させる。し
たがって不揮発性メモリの初期ビット状態とは逆状態の
ビットが多数(過半数)であるとき、書き込むべきデー
タのビット0とビット1を反転させた状態で書き込みが
行われる。読出データ反転手段は前記判定結果記憶手段
が不一致状態を記憶しているとき、不揮発性メモリから
の読出データを反転する。したがって不揮発性メモリに
対しデータのビット状態を反転させて書き込まれたデー
タを読み出す際に、再び反転した状態で読み出され、元
通りのビット0とビット1の状態で読み出される。
御装置では、多数ビット状態抽出手段は書き込むべきア
ドレスまたはブロックのデータを構成するビット0とビ
ット1の各々の総数を求めるとともに、ビット0の総数
とビット1の総数との大小比較を行い、多数側のビット
状態を抽出する。判定手段は不揮発性メモリの初期ビッ
ト状態と前記多数ビット状態との一致性を判定する。判
定結果記憶手段は前記判定結果を記憶する。書込データ
反転手段は不揮発性メモリの初期ビット状態と前記多数
ビット状態とが不一致であるとき、不揮発性メモリに対
する書込データのビット0とビット1を反転させる。し
たがって不揮発性メモリの初期ビット状態とは逆状態の
ビットが多数(過半数)であるとき、書き込むべきデー
タのビット0とビット1を反転させた状態で書き込みが
行われる。読出データ反転手段は前記判定結果記憶手段
が不一致状態を記憶しているとき、不揮発性メモリから
の読出データを反転する。したがって不揮発性メモリに
対しデータのビット状態を反転させて書き込まれたデー
タを読み出す際に、再び反転した状態で読み出され、元
通りのビット0とビット1の状態で読み出される。
【0009】以上の作用によって、不揮発性メモリの初
期ビット状態が変化しないビット(メモリセル)が多く
なり、初期ビット状態が反転するビットがなるべく少な
くなる方向にデータが書き込まれる。これによりメモリ
セルの書き換え数が減少し、書き換え時のストレスに対
する不揮発性メモリの信頼性が向上する。また、不揮発
性メモリに対するデータの書き込みはPROMライター
によって行われるが、初期状態と同一データを書き込む
場合には、そのデータの書き込みをスキップさせる機能
が備えられている。したがってメモリセルの書き換え数
の減少に伴いデータの書き込みに要する時間も短縮化さ
れる。
期ビット状態が変化しないビット(メモリセル)が多く
なり、初期ビット状態が反転するビットがなるべく少な
くなる方向にデータが書き込まれる。これによりメモリ
セルの書き換え数が減少し、書き換え時のストレスに対
する不揮発性メモリの信頼性が向上する。また、不揮発
性メモリに対するデータの書き込みはPROMライター
によって行われるが、初期状態と同一データを書き込む
場合には、そのデータの書き込みをスキップさせる機能
が備えられている。したがってメモリセルの書き換え数
の減少に伴いデータの書き込みに要する時間も短縮化さ
れる。
【0010】
【実施例】この発明の実施例である不揮発性メモリのデ
ータ書込読出制御装置と不揮発性メモリからなるメモリ
装置の構成をブロック図として図1に示す。図1におい
て反転/非反転切替回路2はこの発明に係る不揮発性メ
モリのデータ書込読出制御装置であり、データバス1と
書込読出回路3との間に設けている。メモリマトリクス
4は複数のメモリセルのマトリクスからなり、書込読出
回路3はメモリマトリクス4に対するデータの書き込み
および読み出しを行う。なお、書込読出回路3に与える
書込信号および読出信号を発生する回路、アドレスデー
タからメモリマトリクスのアドレスを選択するデコーダ
およびアドレスバスについては省略している。
ータ書込読出制御装置と不揮発性メモリからなるメモリ
装置の構成をブロック図として図1に示す。図1におい
て反転/非反転切替回路2はこの発明に係る不揮発性メ
モリのデータ書込読出制御装置であり、データバス1と
書込読出回路3との間に設けている。メモリマトリクス
4は複数のメモリセルのマトリクスからなり、書込読出
回路3はメモリマトリクス4に対するデータの書き込み
および読み出しを行う。なお、書込読出回路3に与える
書込信号および読出信号を発生する回路、アドレスデー
タからメモリマトリクスのアドレスを選択するデコーダ
およびアドレスバスについては省略している。
【0011】図2は図1に示した反転/非反転切替回路
2の主要部の構成を示す1ビット当たりの回路図であ
る。図2において6,7はそれぞれEX−OR回路であ
り、切替信号が“H”レベルであるとき、2つのEX−
OR回路6,7はそれぞれインバータとして作用し、切
替信号が“L”レベルであるとき、2つのEX−OR回
路6,7はそれぞれバッファとして作用する。この切替
信号は後述するようにメモリに対しデータを反転させて
書き込んだか、そのまま書き込んだかを表す記憶データ
に基づき与えられる。なお、EX−OR回路6はこの発
明に係る書込データ反転手段に相当し、EX−OR回路
7はこの発明に係る読出データ反転手段に相当する。
2の主要部の構成を示す1ビット当たりの回路図であ
る。図2において6,7はそれぞれEX−OR回路であ
り、切替信号が“H”レベルであるとき、2つのEX−
OR回路6,7はそれぞれインバータとして作用し、切
替信号が“L”レベルであるとき、2つのEX−OR回
路6,7はそれぞれバッファとして作用する。この切替
信号は後述するようにメモリに対しデータを反転させて
書き込んだか、そのまま書き込んだかを表す記憶データ
に基づき与えられる。なお、EX−OR回路6はこの発
明に係る書込データ反転手段に相当し、EX−OR回路
7はこの発明に係る読出データ反転手段に相当する。
【0012】次に、図1に示した全体の構成例を1ビッ
ト当たりの回路図として図3に示す。図3において2は
反転/非反転切替回路、8,9,13,14で構成され
る回路は図1における書込読出回路3に相当する。ま
た、図3において10は1ビットのメモリセルである。
このメモリセル10はマトリクス配置されることによっ
て図1に示したメモリマトリクス4を構成する。図3に
おいて8はレベル変換回路であり、EX−OR回路6よ
り出力される論理レベルの信号をVpp−GND間の電
圧レベルに変換する。9は単一のMOSトランジスタか
らなるトランスファゲートである。このトランスファゲ
ート9は書込信号Wがアクティブであるとき導通する。
また、13は単一のMOSトランジスタからなるトラン
スファゲートであり、読出信号Rがアクティブであると
き導通する。さらに14はVrを基準電位としてトラン
スファゲート13の出力レベルを比較するコンパレータ
である。メモリセル10はMOSトランジスタ12とヒ
ューズ部11とから構成されている。
ト当たりの回路図として図3に示す。図3において2は
反転/非反転切替回路、8,9,13,14で構成され
る回路は図1における書込読出回路3に相当する。ま
た、図3において10は1ビットのメモリセルである。
このメモリセル10はマトリクス配置されることによっ
て図1に示したメモリマトリクス4を構成する。図3に
おいて8はレベル変換回路であり、EX−OR回路6よ
り出力される論理レベルの信号をVpp−GND間の電
圧レベルに変換する。9は単一のMOSトランジスタか
らなるトランスファゲートである。このトランスファゲ
ート9は書込信号Wがアクティブであるとき導通する。
また、13は単一のMOSトランジスタからなるトラン
スファゲートであり、読出信号Rがアクティブであると
き導通する。さらに14はVrを基準電位としてトラン
スファゲート13の出力レベルを比較するコンパレータ
である。メモリセル10はMOSトランジスタ12とヒ
ューズ部11とから構成されている。
【0013】図3に示した回路の動作は次の通りであ
る。
る。
【0014】 データ非反転時 まずデータが“H”レベルで、切替信号が“L”レベル
であるとき書込信号Wがアクティブとなれば、レベル変
換回路8の入力は“H”レベルとなって、メモリビット
ラインにVppの高電圧が印加される。このときデコー
ダ(不図示)から出力されるワードラインが“H”レベ
ルとなれば、MOSトランジスタ12が導通し、ヒュー
ズ部11に高電圧Vppが印加され、ヒューズ部11が
切断される。これにより書き込みが行われる。もし、デ
ータが“L”レベルで切替信号が“L”レベルであれ
ば、レベル変換回路8の入力は“L”レベルとなる。し
たがって書込信号Wがアクティブとなり、ワードライン
が“H”レベルとなってもメモリビットラインはGND
電位のままであり、ヒューズ部11は切断されない。
であるとき書込信号Wがアクティブとなれば、レベル変
換回路8の入力は“H”レベルとなって、メモリビット
ラインにVppの高電圧が印加される。このときデコー
ダ(不図示)から出力されるワードラインが“H”レベ
ルとなれば、MOSトランジスタ12が導通し、ヒュー
ズ部11に高電圧Vppが印加され、ヒューズ部11が
切断される。これにより書き込みが行われる。もし、デ
ータが“L”レベルで切替信号が“L”レベルであれ
ば、レベル変換回路8の入力は“L”レベルとなる。し
たがって書込信号Wがアクティブとなり、ワードライン
が“H”レベルとなってもメモリビットラインはGND
電位のままであり、ヒューズ部11は切断されない。
【0015】読出時には読出信号Rがアクティブとなる
が、コンパレータ14の比較入力ラインは図に示すよう
にVDDにプルアップされているため、ヒューズ部11が
切断状態であれば、読出信号Rがアクティブであっても
コンパレータ14の出力は“H”レベルのままとなる。
このとき切替信号が“L”レベルであるため、コンパレ
ータ14の出力内容はそのままデータ1として出力され
る。ヒューズ部11が導通状態であれば、読出信号Rが
アクティブのとき、コンパレータ14の比較入力が略G
ND電位となって、コンパレータ14の出力は“L”レ
ベルとなり、データは0として出力される。
が、コンパレータ14の比較入力ラインは図に示すよう
にVDDにプルアップされているため、ヒューズ部11が
切断状態であれば、読出信号Rがアクティブであっても
コンパレータ14の出力は“H”レベルのままとなる。
このとき切替信号が“L”レベルであるため、コンパレ
ータ14の出力内容はそのままデータ1として出力され
る。ヒューズ部11が導通状態であれば、読出信号Rが
アクティブのとき、コンパレータ14の比較入力が略G
ND電位となって、コンパレータ14の出力は“L”レ
ベルとなり、データは0として出力される。
【0016】 データ反転時 切替信号を“H”レベルにするとEX−OR回路6はイ
ンバータとして作用するため、データが“H”レベルの
ときレベル変換回路8の入力は“L”レベルとなる。し
たがって書込信号Wがアクティブとなり、ワードライン
が“H”レベルとなってもメモリビットラインはGND
レベルのままとなり、ヒューズ部11は切断されない。
データが“L”レベルであれば、レベル変換回路8の入
力が“H”レベルとなるため、書込信号Wがアクティブ
で、ワードラインが“H”レベルとなったとき、メモリ
ビットラインに高電圧Vppが印加され、MOSトラン
ジスタ12が導通し、ヒューズ部11が切断され、これ
によりメモリセル10自体は一応データ1を記憶するこ
とになる。読み出し時において読出信号Rがアクティブ
となり、ワードラインが“H”レベルとなれば、ヒュー
ズ部11が初期の導通状態のままであれば、コンパレー
タ14の比較入力がGND電位となって、コンパレータ
14の出力は“L”レベルとなる。このとき切替信号は
“H”レベルであるため、EX−OR回路7の出力は
“H”レベルとなり、データ1として出力される。ヒュ
ーズ部11が切断されていれば、逆にコンパレータ14
の出力は“H”レベルであるため、EX−OR回路7の
出力が“L”レベルとなってデータ0として出力される
ことになる。
ンバータとして作用するため、データが“H”レベルの
ときレベル変換回路8の入力は“L”レベルとなる。し
たがって書込信号Wがアクティブとなり、ワードライン
が“H”レベルとなってもメモリビットラインはGND
レベルのままとなり、ヒューズ部11は切断されない。
データが“L”レベルであれば、レベル変換回路8の入
力が“H”レベルとなるため、書込信号Wがアクティブ
で、ワードラインが“H”レベルとなったとき、メモリ
ビットラインに高電圧Vppが印加され、MOSトラン
ジスタ12が導通し、ヒューズ部11が切断され、これ
によりメモリセル10自体は一応データ1を記憶するこ
とになる。読み出し時において読出信号Rがアクティブ
となり、ワードラインが“H”レベルとなれば、ヒュー
ズ部11が初期の導通状態のままであれば、コンパレー
タ14の比較入力がGND電位となって、コンパレータ
14の出力は“L”レベルとなる。このとき切替信号は
“H”レベルであるため、EX−OR回路7の出力は
“H”レベルとなり、データ1として出力される。ヒュ
ーズ部11が切断されていれば、逆にコンパレータ14
の出力は“H”レベルであるため、EX−OR回路7の
出力が“L”レベルとなってデータ0として出力される
ことになる。
【0017】以上のように、切替信号が“L”レベルの
ときには、データ0,データ1の状態がそのままの状態
でメモリセルに書き込まれ、そのままの状態で読み出さ
れるが、切替信号が“H”レベルのときには、データ
0,データ1が反転された状態でメモリセルに書き込ま
れ、これが再び反転され、元の状態で読み出される。
ときには、データ0,データ1の状態がそのままの状態
でメモリセルに書き込まれ、そのままの状態で読み出さ
れるが、切替信号が“H”レベルのときには、データ
0,データ1が反転された状態でメモリセルに書き込ま
れ、これが再び反転され、元の状態で読み出される。
【0018】次に、アドレス単位で上記の切替を行う例
を図4および図5を基に説明する。
を図4および図5を基に説明する。
【0019】図4は不揮発性メモリと不揮発性メモリの
データ書込読出制御装置からなる装置の構成を示すブロ
ック図である。図4に示すメモリマトリクスの内、各ア
ドレスの1ビットは各データの多数ビット状態の判定結
果を記憶するビットとしている。このビットはこの発明
に係る判定結果記憶手段に相当する。この記憶内容に応
じて反転/非反転切替回路2に対し切替信号が与えられ
る。
データ書込読出制御装置からなる装置の構成を示すブロ
ック図である。図4に示すメモリマトリクスの内、各ア
ドレスの1ビットは各データの多数ビット状態の判定結
果を記憶するビットとしている。このビットはこの発明
に係る判定結果記憶手段に相当する。この記憶内容に応
じて反転/非反転切替回路2に対し切替信号が与えられ
る。
【0020】図5は図4に示したメモリマトリクス4に
書き込むべきデータを示す図であり、この例では8ビッ
ト5アドレス分のデータを示す。ここでアドレス0の8
ビットデータを構成するビット0のビット総数は4、ビ
ット1の総数は4であり同一であり、ここでは反転を行
わない。したがって多数ビットの判定結果は0である。
アドレス1〜3についてはビット1の総数がビット0の
総数より多いため、判定結果は1である。アドレス4に
ついてはビット0の総数がビット1の総数より多いた
め、判定結果は0である。したがって各メモリセルの内
容は図4に示すように、アドレス0,アドレス4の内容
はビットの0/1状態が反転されずに書き込まれ、アド
レス1〜アドレス3の内容はビットの0/1状態が反転
されて書き込まれることになる。
書き込むべきデータを示す図であり、この例では8ビッ
ト5アドレス分のデータを示す。ここでアドレス0の8
ビットデータを構成するビット0のビット総数は4、ビ
ット1の総数は4であり同一であり、ここでは反転を行
わない。したがって多数ビットの判定結果は0である。
アドレス1〜3についてはビット1の総数がビット0の
総数より多いため、判定結果は1である。アドレス4に
ついてはビット0の総数がビット1の総数より多いた
め、判定結果は0である。したがって各メモリセルの内
容は図4に示すように、アドレス0,アドレス4の内容
はビットの0/1状態が反転されずに書き込まれ、アド
レス1〜アドレス3の内容はビットの0/1状態が反転
されて書き込まれることになる。
【0021】図4,図5に示した例では、メモリの初期
状態から実際に書き込まれるビット数は合計9ビットと
なる。これに対し、同一内容を従来方法により書き込む
とすれば、図5に示すデータのビット1の総数すなわち
27ビット分の書き込みが必要となる。因みに図5に示
した8ビットデータ×5アドレスのデータを1ブロック
として書き込む場合、ビット1の総数は27、ビット0
の総数は13である。
状態から実際に書き込まれるビット数は合計9ビットと
なる。これに対し、同一内容を従来方法により書き込む
とすれば、図5に示すデータのビット1の総数すなわち
27ビット分の書き込みが必要となる。因みに図5に示
した8ビットデータ×5アドレスのデータを1ブロック
として書き込む場合、ビット1の総数は27、ビット0
の総数は13である。
【0022】したがって13ビット分の書き換え数とな
り、その場合でも従来方法より少なくなることが分か
る。
り、その場合でも従来方法より少なくなることが分か
る。
【0023】なお、図3に示した実施例では、ヒューズ
ROMタイプの不揮発性メモリに対する書込読出制御を
行う例を示したが、EPROM,EEPROMタイプの
不揮発性メモリについても同様に適用することができ
る。
ROMタイプの不揮発性メモリに対する書込読出制御を
行う例を示したが、EPROM,EEPROMタイプの
不揮発性メモリについても同様に適用することができ
る。
【0024】
【発明の効果】この発明によれば、不揮発性メモリの初
期状態からの書き換え数が、データをそのまま書き込む
場合に比較して少なくなる。そのため不揮発性メモリの
信頼性が高まり、不揮発性メモリを用いたシステムにお
いて、書込読出の行われるデータの信頼性が向上する。
また、初期状態と同一データを書き込む場合には実質上
の書き込みを行わない書込制御方法によれば、同一容量
のデータの書き込みに要する時間が短縮化される。
期状態からの書き換え数が、データをそのまま書き込む
場合に比較して少なくなる。そのため不揮発性メモリの
信頼性が高まり、不揮発性メモリを用いたシステムにお
いて、書込読出の行われるデータの信頼性が向上する。
また、初期状態と同一データを書き込む場合には実質上
の書き込みを行わない書込制御方法によれば、同一容量
のデータの書き込みに要する時間が短縮化される。
【図1】この発明の第1の実施例に係る不揮発性メモリ
のデータ書込読出制御装置と不揮発性メモリからなる装
置のブロック図である。
のデータ書込読出制御装置と不揮発性メモリからなる装
置のブロック図である。
【図2】図1に示す反転/非反転切替回路2の主要部の
構成を示す1ビット当たりの回路図である。
構成を示す1ビット当たりの回路図である。
【図3】図1に示す装置全体の構成を示す1ビット当た
りの回路図である。
りの回路図である。
【図4】第2の実施例に係る不揮発性メモリのデータ書
込読出制御装置と不揮発性メモリからなる装置の構成を
示すブロック図である。
込読出制御装置と不揮発性メモリからなる装置の構成を
示すブロック図である。
【図5】図4に示すメモリマトリクス4に書き込むべき
データを示す図である。
データを示す図である。
2−反転/非反転切替回路 6,7−EX−OR回路 8−レベル変換回路 9,13−トランスファゲート 10−メモリセル 11−ヒューズ部
Claims (1)
- 【請求項1】書き込むべきアドレスまたはブロックのデ
ータを構成するビット0とビット1の各々の総数を求め
るとともに両者の大小比較を行い、多数ビット状態を抽
出する多数ビット状態抽出手段と、 不揮発性メモリの初期ビット状態と前記多数ビット状態
との一致性を判定する判定手段と、 前記判定結果を記憶する判定結果記憶手段と、 前記一致性を満たさぬとき、不揮発性メモリに対する書
き込みデータを反転する書き込みデータ反転手段と、 前記判定結果記憶手段が不一致状態を記憶していると
き、不揮発性メモリからの読み出しデータを反転する読
み出しデータ反転手段、とを備えてなる不揮発性メモリ
のデータ書込読出制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9630992A JPH05298894A (ja) | 1992-04-16 | 1992-04-16 | 不揮発性メモリのデータ書込読出制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9630992A JPH05298894A (ja) | 1992-04-16 | 1992-04-16 | 不揮発性メモリのデータ書込読出制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05298894A true JPH05298894A (ja) | 1993-11-12 |
Family
ID=14161430
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9630992A Pending JPH05298894A (ja) | 1992-04-16 | 1992-04-16 | 不揮発性メモリのデータ書込読出制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05298894A (ja) |
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0745085A (ja) * | 1993-07-30 | 1995-02-14 | Tec Corp | データ書込装置及びデータ読取装置 |
US6918002B2 (en) | 2001-06-07 | 2005-07-12 | Renesas Technology Corp. | Data processor and data processing method reduced in power consumption during memory access |
JP2007179724A (ja) * | 2005-12-28 | 2007-07-12 | Intel Corp | 空間的に符号化されたデータ格納を具備するメモリ |
JP2008084453A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | ヒューズ読み出し回路 |
US7362620B2 (en) | 2005-03-31 | 2008-04-22 | Spansion Llc | Semiconductor device and method of controlling the same |
JP2008146814A (ja) * | 2006-11-16 | 2008-06-26 | Semiconductor Energy Lab Co Ltd | 半導体装置、半導体装置のデータ書き込み方法、及び半導体装置のデータ読み出し方法 |
JP2008204600A (ja) * | 2007-02-16 | 2008-09-04 | Magnachip Semiconductor Ltd | Otpセル及びこれを備えるメモリ装置 |
JP2008269773A (ja) * | 2007-04-24 | 2008-11-06 | Hynix Semiconductor Inc | フラッシュメモリ素子の動作方法及びそのための制御回路 |
US7450419B2 (en) | 2005-12-13 | 2008-11-11 | Spansion Llc | Semiconductor device and control method therefor |
JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
US7656220B2 (en) | 2004-12-15 | 2010-02-02 | Elpida Memory, Inc. | Semiconductor device employing fuse circuit and method for selecting fuse circuit system |
WO2011030410A1 (ja) * | 2009-09-09 | 2011-03-17 | 株式会社 東芝 | メモリ装置 |
JP2011141914A (ja) * | 2010-01-05 | 2011-07-21 | Siglead Inc | Nand型フラッシュメモリの入出力制御方法及び装置 |
JP2011204304A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | データ記憶装置、及びその書き込み方法 |
-
1992
- 1992-04-16 JP JP9630992A patent/JPH05298894A/ja active Pending
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0745085A (ja) * | 1993-07-30 | 1995-02-14 | Tec Corp | データ書込装置及びデータ読取装置 |
US6918002B2 (en) | 2001-06-07 | 2005-07-12 | Renesas Technology Corp. | Data processor and data processing method reduced in power consumption during memory access |
US7656220B2 (en) | 2004-12-15 | 2010-02-02 | Elpida Memory, Inc. | Semiconductor device employing fuse circuit and method for selecting fuse circuit system |
US7362620B2 (en) | 2005-03-31 | 2008-04-22 | Spansion Llc | Semiconductor device and method of controlling the same |
US7450419B2 (en) | 2005-12-13 | 2008-11-11 | Spansion Llc | Semiconductor device and control method therefor |
JP2007179724A (ja) * | 2005-12-28 | 2007-07-12 | Intel Corp | 空間的に符号化されたデータ格納を具備するメモリ |
JP4509995B2 (ja) * | 2005-12-28 | 2010-07-21 | インテル コーポレイション | 空間的に符号化されたデータ格納を具備するメモリ |
JP2008084453A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | ヒューズ読み出し回路 |
JP2008146814A (ja) * | 2006-11-16 | 2008-06-26 | Semiconductor Energy Lab Co Ltd | 半導体装置、半導体装置のデータ書き込み方法、及び半導体装置のデータ読み出し方法 |
JP2008204600A (ja) * | 2007-02-16 | 2008-09-04 | Magnachip Semiconductor Ltd | Otpセル及びこれを備えるメモリ装置 |
JP2008269773A (ja) * | 2007-04-24 | 2008-11-06 | Hynix Semiconductor Inc | フラッシュメモリ素子の動作方法及びそのための制御回路 |
JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
WO2011030410A1 (ja) * | 2009-09-09 | 2011-03-17 | 株式会社 東芝 | メモリ装置 |
JP5010756B2 (ja) * | 2009-09-09 | 2012-08-29 | 株式会社東芝 | メモリ装置 |
US9075742B2 (en) | 2009-09-09 | 2015-07-07 | Kabushiki Kaisha Toshiba | Memory device |
JP2011141914A (ja) * | 2010-01-05 | 2011-07-21 | Siglead Inc | Nand型フラッシュメモリの入出力制御方法及び装置 |
JP2011204304A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | データ記憶装置、及びその書き込み方法 |
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