JPH08203206A

JPH08203206A - ディスク再生装置の信号処理回路

Info

Publication number: JPH08203206A
Application number: JP7241068A
Authority: JP
Inventors: Kazutoshi Shimizume; 和年清水目; Mamoru Akita; 秋田　　守; Shinobu Nakamura; 忍中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-11-25
Filing date: 1995-09-20
Publication date: 1996-08-09
Anticipated expiration: 2015-09-20
Also published as: DE69525309D1; EP0714097B1; JP3477941B2; US5694380A; US5636192A; DE69525309T2; EP0714097A3; EP0714097A2

Abstract

(57)【要約】【課題】回転性外乱や高速アクセスに強いディスク再
生装置の信号処理回路を提供する。【解決手段】アナログＰＬＬ回路１１０に基準周波数
を与える手段としてＶＣＯ１１３を用い、このＶＣＯ１
１３に対してスピンドルの回転速度の基準速度に対する
速度エラーに応じた制御電圧を回転速度計測回路１１１
によって与えるようにし、このＶＣＯ１１３によって与
えられる発振周波数に基づいてアナログＰＬＬ回路１１
０で基準クロックを発生するとともに、この基準クロッ
クに基づいてディジタルＰＬＬ回路１２０で再生クロッ
クＰＬＬＣＫを発生する構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＤ（コンパクト
ディスク）やＭＤ（ミニディスク）と称されるディジタ
ル・オーディオ・ディスク等の情報記録ディスク（以
下、単にディスクと称する）を再生するディスクプレー
ヤ等のディスク再生装置の信号処理回路に関し、特にデ
ィスクからの再生信号に同期した再生クロックを生成
し、この再生クロックに基づいて再生信号に対する処理
信号を行うディスク再生装置の信号処理回路に関する。

【０００２】

【従来の技術】ディジタル・オーディオ・ディスク、例
えばＣＤ方式のディスクでは、ＥＦＭ（Eight to Forte
en Modulation)と呼ばれる変調方式が採られている。こ
のＥＦＭ信号を復調する際には、ディスクから読み取っ
たＲＦ信号を波形整形することによって得られる２値の
パルス列信号に基づいてクロック（以下、再生クロック
と称する）を生成し、この再生クロックを用いて復調処
理が行われる。この再生クロックの生成には、一般的
に、ＰＬＬ（Phase Locked Loop)回路が用いられてい
る。

【０００３】この再生クロックの生成に用いられるＰＬ
Ｌ回路の従来例を図１４に示す。図１４において、クリ
スタル発振子４１の発振周波数はプリスケーラ４２で１
／Ｍ（Ｍは整数）に分周され、位相比較器４３の一入力
となる。位相比較器４３は、ＶＣＯ（電圧制御発振器）
４４の発振周波数をプリスケーラ４５で１／Ｎ（Ｎは整
数）に分周して得られる周波数信号を他入力とし、両周
波数信号の位相を比較しその位相差信号を出力する。こ
の位相差信号は、ローパスフィルタ（ＬＰＦ）４６を経
てＶＣＯ４４の制御電圧となる。ＶＣＯ４４は、この制
御電圧に応じて発振周波数が変化する。このＶＣＯ４４
の発振出力は、最終的に得る再生クロックＰＬＬＣＫの
Ｌ（整数）倍の基準クロックとして導出されるととも
に、プリスケーラ４５を経て位相比較器４３の他入力と
なる。

【０００４】上記の回路構成では、位相比較器４３の２
つの入力信号の位相が一致するように回路が動作し、そ
の結果、２つの入力信号の周波数も一致することにな
る。ここで、一例として、クリスタル発振子４１の発振
周波数を１６．９３４４ＭＨｚと仮定し、Ｍ＝２４、Ｎ
＝４９とすると、以下の関係が成り立つ。すなわち、

【数１】（ＰＬＬＣＫ×Ｌ）／Ｎ＝１６．９３４４ＭＨｚ／Ｍより、

【数２】（ＰＬＬＣＫ×Ｌ）／Ｎ＝１６．９３４４ＭＨ
ｚ×Ｎ／Ｍ＝３４．５７４４ＭＨｚとなる。

【０００５】ところで、この再生クロックＰＬＬＣＫの
周波数を４．３２１８ＭＨｚとすると、

【数３】３４．５７４４ＭＨｚ＝４．３２１８ＭＨｚ×８となる。すなわち、Ｌ＝８となる。ここで、１６．９３
４４ＭＨｚはサンプリング周波数ｆｓをＣＤ方式と同じ
周波数、即ち４４．１ｋＨｚとした場合、３８４×ｆｓ
となる。さらに、４．３２１８ＭＨｚはＣＤ方式でＥＦ
Ｍ信号をＰＷＭ変調するときのチャネルクロック周波数
であり、この３周期から１１周期まで１周期ステップで
ＥＦＭ信号はＰＷＭ変調されている。３４．５７４４Ｍ
Ｈｚはこのチャネルクロックの８倍の周波数である。

【０００６】このチャネルクロックの８倍の周波数を持
つ基準クロックは、ディジタルＰＬＬ回路５２に与えら
れる。このディジタルＰＬＬ回路５２は、周波数エラー
計測回路４７、ローパフィルタ４８、位相エラー計測回
路４９、加算器５０及びディジタルＶＣＯ５１からな
り、基準クロックに基づいて再生クロックＰＬＬＣＫを
発生するとともに、この再生クロックＰＬＬＣＫに対す
るＥＦＭ信号の周波数エラー及び位相エラーを検出し、
その周波数エラー及び位相エラーに基づいて再生クロッ
クＰＬＬＣＫの周波数及び位相を制御する構成となって
いる。ここで、ＥＦＭ信号は、ディスクから読み取られ
たＲＦ信号が波形整形によって２値化されて得られる信
号である。この２値化信号は、チャネルクロックの周期
をＴとすると、ｎＴ（但し、ｎは３〜１１の整数）で変
化する信号である。

【０００７】上記構成の従来のＰＬＬ回路においては、
クリスタル精度でスピンドルの目標回転数を作るととも
に、実際のスピンドルの回転数を計測し、目標回転数と
の差を０にするサーボループを形成する一方、ＰＬＬの
センター周波数をスピンドルが目標回転数で回転した場
合のＥＦＭ信号に合わせて設定し、この周波数を中心に
±ｆ（キャプチャー／ロックレンジ）の周波数範囲でＰ
ＬＬが正常にロックできるようにシステムが設計されて
いた。

【０００８】ここで、ＰＬＬ回路のキャプチャー／ロッ
クレンジについて、図１５の特性図に基づいて説明す
る。スピンドル回転数が目標回転数よりも遅い状態から
回転を上げてゆくと、ＰＬＬの入力周波数が上がってい
くので、図１５で動作点は右に移動する。そして、Ｃ_-
で示された周波数に達すると突然ロックし、さらに回転
を上げていくとＬ₊点までロックを保ち、それ以上に速
くなるとロックが外れる。逆に、この状態から回転を下
げていくと、Ｃ₊で突然ロックし、Ｌ_-までロックを保
つという特性を示す。

【０００９】このＬ_-からＬ₊までの周波数範囲をロッ
クレンジといい、これはＰＬＬのもつゲインで決まる。
一方、Ｃ_-からＣ₊までの周波数範囲をキャプチャーレ
ンジといい、これは必ずロックレンジよりも狭くなる。
このキャプチャー／ロックレンジ±ｆは広い程良いので
あるが、従来のＰＬＬ回路では、周波数変位で約５％程
度であった。これは、例えば１１Ｔと１０Ｔの信号にお
いて、もし５％ずれた１０．５ＴのＥＦＭ信号が入力さ
れた場合、１０Ｔの周期が長くなったのか、１１Ｔの周
期が短くなったのか正しく判断できなくなるためであ
る。

【００１０】

【発明が解決しようとする課題】上述したように、従来
のＰＬＬ回路では、スピンドルの回転速度を目標速度に
なるように常に制御し、この速度に設定された時にＰＬ
Ｌがロックすることにより、正常にデータを再生できる
ようになっていた。ただし、実際のスピンドルの回転速
度は目標値よりずれることになるので、このずれ量をカ
バーするために、上述したように、ＰＬＬのキャプチャ
ー／ロックレンジ±ｆがある程度必要となっていた。

【００１１】しかしながら、例えば屋外でのＣＤプレー
ヤの使用状態において、ディスクの回転方向又は反回転
方向にプレーヤ本体を回転させた場合、回転運動の慣性
のためピックアップとの相対速度が大きくずれることに
より、スピンドルの回転速度が目標速度より大きくず
れ、キャプチャー／ロックレンジ±ｆの中に入らなくな
るため、ＰＬＬのロックが外れ、音楽が途絶えるなど、
回転性外乱に弱く、また、高速アクセスに弱い等の問題
があった。

【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回転性外乱や高速アクセスに強
いディスク再生装置の信号処理回路を提供することにあ
る。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ディスクからの再生信号に同期した再生
クロックを生成し、この再生クロックに基づいて前記再
生信号に対する信号処理を行うディスク再生装置の信号
処理回路であって、前記再生信号に基づいてスピンドル
の回転速度を検出し、基準速度に対する速度エラーに応
じた制御信号を発生する回転速度計測手段と、前記制御
信号に応じて発振周波数が変化する発振手段と、前記発
振手段の発振周波数に基づいて所定周波数の基準クロッ
クを発生する第１のＰＬＬ回路と、前記基準クロックに
基づいて前記再生クロックを発生し、この再生クロック
に対する前記再生信号の周波数エラー及び位相エラーを
検出し、その周波数エラー及び位相エラーに基づいて前
記再生クロックの周波数及び位相を制御する第２のＰＬ
Ｌ回路とを有する。

【００１４】また、本発明は、ディスクからの再生信号
に同期した再生クロックを生成し、この再生クロックに
基づいて前記再生信号に対する信号処理を行うディスク
再生装置の信号処理回路であって、前記再生信号に基づ
いてスピンドルの回転速度を検出し、基準速度に対する
速度エラーに応じた制御信号を発生する回転速度計測手
段と、切換制御信号に応じて遮断周波数が可変で、当該
遮断周波数をもって前記制御信号の所定周波数域のみを
抽出して出力するフィルタ手段と、前記フィルタ手段か
ら出力された制御信号に応じて発振周波数が変化する発
振手段と、前記発振手段の発振周波数に基づいて所定周
波数の基準クロックを発生する第１のＰＬＬ回路と、前
記基準クロックに基づいて前記再生クロックを発生し、
この再生クロックに対する前記再生信号の周波数エラー
及び位相エラーを検出し、その周波数エラー及び位相エ
ラーに基づいて前記再生クロックの周波数及び位相を制
御する第２のＰＬＬ回路と、前記発振出力および基準ク
ロックを受けて回転加速度を検出する加速度検出手段
と、前記検出された加速度とあらかじめ設定した加速度
との比較結果に応じた前記切換制御信号を前記フィルタ
手段に出力する制御手段とを有する。

【００１５】また、本発明のディスク再生装置の信号処
理回路によれば、ディスクからの再生信号を受けて、デ
ィスクの回転速度の目標回転速度に対する速度エラーを
検出し、この速度エラーに応じた速度制御信号を出力す
る速度制御信号生成手段と、切換制御信号に応じて遮断
周波数が可変で、当該遮断周波数をもって前記速度制御
信号の所定周波数域のみを抽出して出力するフィルタ手
段と、発振出力が前記フィルタ手段から出力された速度
制御信号に応じて変化し、その発振出力を前記速度制御
信号生成手段にシステムクロックとして供給する発振手
段と、前記発振出力の基準クロックに対する位相差を検
出してその位相差に応じてディスクの回転速度を制御す
る速度制御手段と、前記発振出力および基準クロックを
受けて回転加速度を検出する加速度検出手段と、前記検
出された加速度とあらかじめ設定した加速度との比較結
果に応じた前記切換制御信号を前記フィルタ手段に出力
する制御手段とを有する。

【００１６】また、本発明のディスク再生装置の信号処
理回路によれば、ディスクからの再生信号を受けて、デ
ィスクの回転速度の目標回転速度に対する速度エラーを
検出し、この速度エラーに応じた速度制御信号を出力す
る速度制御信号生成手段と、発振出力が前記速度制御信
号に応じて変化する発振手段と、前記発振出力の基準ク
ロックに対する位相差を検出してその位相差に応じてデ
ィスクの回転速度を制御する速度制御手段と、前記発振
出力および前記基準クロックのいずれか一方を切換制御
信号に応じて選択して前記信号処理手段にシステムクロ
ックとして供給する選択手段と、前記発振出力および基
準クロックを受けて回転加速度を検出する加速度検出手
段と、前記検出された加速度とあらかじめ設定した加速
度との比較結果に応じた前記切換制御信号を前記選択手
段に出力する制御手段とを有する。

【００１７】本発明の信号処理回路によれば、回転速度
計測手段は、ディスクからの再生信号に基づいてスピン
ドルの回転速度を検出し、基準速度に対する速度エラー
を０にするような信号を、発振手段たとえばＶＣＯにそ
の制御電圧として与える。これにより、ＶＣＯはスピン
ドルの回転数に比例して発振周波数が変化する。このＶ
ＣＯの発振周波数は第１のＰＬＬ回路の基準周波数とな
る。第１のＰＬＬ回路は、この基準周波数に基づいて基
準クロックを発生し、第２のＰＬＬ回路はこの基準クロ
ックに基づいて周波数及び位相の制御を行いつつ再生ク
ロックを発生する。

【００１８】また、本発明の信号処理回路によれば、加
速度検出手段が、ディスクの回転速度変化、すなわち加
速度を検出する。制御手段は、検出加速度が設定加速度
より大きい場合は、フィルタ手段、たとえばＬＰＦの遮
断周波数を高くし、検出加速度が設定加速度より小さい
場合は前記フィルタ手段の遮断周波数を低くするような
切換制御信号を生成する。これにより、いかなる再生状
態においても最適なフィルタの遮断周波数を設定でき
る。

【００１９】また、本発明の信号処理回路によれば、加
速度検出手段が、ディスクの回転速度変化、すなわち加
速度を検出する。制御手段は、検出加速度が設定加速度
より小さい場合は、基準クロックを選択させ、検出加速
度が設定加速度より大きい場合は、発振出力を選択させ
る切換制御信号を生成する。これにより、強い外乱が加
わっても音楽等を連続して再生できる。

【００２０】

【発明の実施の形態】以下、例えばＣＤプレーヤに適用
された本発明の実施形態について図面を参照しつつ詳細
に説明する。なお、本発明は、ＣＤプレーヤへの適用に
限定されるものではなく、ＭＤプレーヤなどディスクプ
レーヤ全般に適用し得るものである。

【００２１】第１の実施形態図１は、本発明が適用されるＣＤプレーヤの制御系の第
１の実施形態を示す構成図である。図１において、ディ
スク（ＣＤ）１はスピンドルモータ２によって回転駆動
され、その記録情報は光学式ピックアップ（以下、単に
ピックアップと称する）３によって読み取られる。ピッ
クアップ３は、レーザダイオード４、このレーザダイオ
ード４から発せられるレーザ光ビームをディスク１の信
号記録面上に情報読取用光スポットとして集束させる対
物レンズ５、ディスク１からの反射光ビームの進行方向
を変える偏光ビームスプリッタ６、この反射光ビームを
受光するフォトディテクタ７等によって構成され、スレ
ッド送りモータ（図示せず）を駆動源としてディスク半
径方向において移動自在に設けられている。

【００２２】ピックアップ３にはさらに、図示しない
が、ディスク１の記録トラックに対して情報読取用光ス
ポットをディスク半径方向において移動させるトラッキ
ングアクチュエータと、対物レンズ５のその光軸方向に
おいて移動させるフォーカスアクチュエータとが内蔵さ
れている。このピックアップ３の出力信号は、Ｉ（電
流）／Ｖ（電圧）アンプ８で電流信号から電圧信号に変
換され、さらにＲＦイコライズ回路９で波形整形された
後、ＤＳＰ(Digital Signal Processor)回路１０に供給
される。

【００２３】次に、このＤＳＰ回路１０における信号処
理について説明する。先ず、ＰＬＬアシンメトリ補正回
路１１にて、アシンメトリ(asymmetry) の補正が行わ
れ、２値のＥＦＭ信号が得られる。ここで、アシンメト
リとは、ＲＦ信号のアイパターンの中心が振幅の中心か
らずれる状態を言う。ＰＬＬアシンメトリ補正回路１１
は、２値の信号エッジに基づいて再生クロックＰＬＬＣ
Ｋを生成するＰＬＬ回路を内蔵している。このＰＬＬ回
路の構成の詳細については後で説明する。

【００２４】次に、ＥＦＭ復調回路１２において、ＥＦ
Ｍ信号が復調され、ディジタルオーディオのデータと、
エラー訂正・検出用のパリティになるとともに、フレー
ム同期信号のすぐ後ろに入っているサブコードが復調さ
れる。このサブコードは、サブコード処理回路１３を経
てコントローラ２０に供給される。コントローラ２０
は、ＣＰＵによって構成されている。ＥＦＭ復調後のデ
ータは一端ＲＡＭ１４に格納され、エラー訂正回路１５
によってエラー訂正・検出用のパリティに基づいてエラ
ー訂正が行われる。エラー訂正後のデータは、デ・イン
ターリーブ回路１６にてＣＩＲＣ(Cross Interleave Re
ed-Solomon Code)のインターリーブが解かれ、Ｌ／Ｒｃ
ｈのオーディオ信号として出力される。

【００２５】ＤＳＰ回路１０にはさらに、スピンドルモ
ータ２の回転制御をなすスピンドル・サーボ信号処理回
路１８が設けられている。ＤＳＰ回路１０は、クリスタ
ル発振子２１の高精度の発振出力に基づいて各種のクロ
ックを発生するクロック発生器１７を内蔵し、各クロッ
クに基づいて各種の信号処理を行う。なお、光学系サー
ボ信号処理回路２２は、ピックアップ３の動作に関連す
る各サーボ系、即ち情報読取用光スポットをディスク１
の記録トラックに追従させるためのトラッキングサーボ
系、当該光スポットをディスク１の信号記録面上に常に
集束させるためのフォーカスサーボ系およびピックアッ
プ３のディスク半径方向における位置制御をなすための
スレッドサーボ系を制御するためのものである。

【００２６】次に、ＰＬＬアシンメトリ補正回路１１に
内蔵された本発明の特徴部分であるＰＬＬ回路について
説明する。図２は、このＰＬＬ回路の一構成例を示す回
路図である。図２において、回転速度計測回路１１１
は、ＥＦＭ信号に基づいてスピンドルモータ２（以下、
単にスピンドルと称する）の回転速度を検出し、基準速
度に対する速度エラーを０にする制御信号を発生するも
のであり、その具体的な回路構成については後述する。
この制御信号は、ローパスフィルタ１１２で高い周波数
成分がカットされてＶＣＯ１１３にその制御電圧として
供給される。ＶＣＯ１１３の発振周波数は、プリスケー
ラ１１４で１／Ｍ（Ｍは整数）に分周され、位相比較器
１１５の一入力となる。

【００２７】位相比較器１１５は、ＶＣＯ１１６の発振
周波数をプリスケーラ１１７で１／Ｎ（Ｎは整数）に分
周して得られる周波数信号を他入力とし、両周波数信号
の位相を比較することによりその位相差信号を出力す
る。この位相差信号は、ローパスフィルタ１１８で高い
周波数成分がカットされてＶＣＯ１１６にその制御電圧
として供給される。このＶＣＯ１１６の発振周波数は、
最終的に得る再生クロックＰＬＬＣＫのＬ倍（Ｌは整
数）の基準クロックとして導出されるとともに、プリス
ケーラ１１７を経て位相比較器１１５の他入力となる。
以上により、基準クロックを発生するアナログＰＬＬ回
路（第１のＰＬＬ回路）１１０が構成されている。

【００２８】基準クロックの周波数は、先述したよう
に、３４．５７４４ＭＨｚであり、チャネルクロックの
８倍（Ｌ＝８）の周波数である。この基準クロックは、
周波数エラー計測回路１２１、ローパスフィルタ１２
２、位相エラー計測回路１２３、加算器１２４及びディ
ジタルＶＣＯ１２５からなるディジタルＰＬＬ回路（第
２のＰＬＬ回路）１２０に与えられる。このディジタル
ＰＬＬ回路１２０において、周波数エラー計測回路１２
１及び位相エラー計測回路１２３に入力されるＥＦＭ信
号は、先述したように、チャネルクロックの周期をＴと
すると、ｎＴ（正し、ｎは３〜１１の整数）で変化する
２値の信号である。

【００２９】つまり、ＥＦＭ信号の変化点から変化点ま
での時間がｎＴと一致するならば、このときのＥＦＭ信
号の周波数エラーは０と言える。換言すれば、ＥＦＭ信
号の周期を決定しているスピンドルの回転数が目標回転
数で回転していることを意味する。ここで、もしスピン
ドルの回転数が目標回転数よりも１０％遅い回転数であ
る場合、ＥＦＭ信号の３Ｔの信号は３．３Ｔとなるし、
４Ｔの信号は４．４Ｔとなる。周波数エラー計測回路１
２１は、この基準クロックを１／８に分周して目標値の
周期Ｔを作り、その整数（３〜１１）倍した点からＥＦ
Ｍの変化点がどれだけずれているかを計測することによ
り、ＥＦＭ信号の周波数エラーを計測する構成となって
いる。

【００３０】この周波数エラー計測回路１２１で計測さ
れたＥＦＭ信号の周波数エラーは、次段のローパスフィ
ルタ１２２で高い周波数成分がカットされることによ
り、真の周波数ずれ量となる。この周波数ずれ量の情報
は、加算器１２４に介してディジタルＶＣＯ１２５に与
えれらる。ディジタルＶＣＯ１２５は、基準クロックを
通常は８分周しており、もし入力された周波数ずれ量の
情報が周波数を上げることを指示する情報の場合には分
周数を小さくしてその発振周波数を上げ、逆に周波数を
下げることを指示する情報の場合には分周数を大きくし
て発振周波数を下げる構成となっている。

【００３１】このジィジタルＶＣＯ１２５の周波数信号
は、再生クロックＰＬＬＣＫとして導出される。この再
生クロックＰＬＬＣＫは、上述したように、ＥＦＭ信号
が基準周波数よりずれた分と、同じ比率で周波数がずれ
るように制御され、ＥＦＭ信号に含まれるＴの周波数と
一致する。また、再生クロックＰＬＬＣＫは、位相エラ
ー計測回路１２３にフィードバックされる。位相エラー
計測回路１２３は、ＥＦＭ信号と再生クロックＰＬＬＣ
Ｋとの位相差を計測し、その位相差に応じた制御電圧を
加算器１２４を介してディジタルＶＣＯ１２５に与える
ことで、ＥＦＭ信号と再生クロックＰＬＬＣＫとの位相
差を０にするように制御する。

【００３２】上述したように、アナログＰＬＬ回路１１
０の基準周波数を発生する発振器としてＶＣＯ１１３を
用いる一方、ＥＦＭ信号の回転速度を回転速度計測回路
１１１で検出し、基準速度に対する速度エラーを０にす
る制御電圧をＶＣＯ１１３に与えるようにしたことによ
り、ＶＣＯ１１３，ＶＣＯ１１６共にスピンドルの回転
数に比例して発振周波数が変化することになる。例え
ば、スピンドルの回転数が基準回転数のときはＶＣＯ１
１３の発振周波数は１６．９３４４ＭＨｚであり、ＶＣ
Ｏ１１６の発振周波数は３４．５７４４ＭＨｚとなる。

【００３３】今、スピンドルの回転数が基準回転数より
もｘ％遅いとすると、ＶＣＯ１１３，ＶＣＯ１１６共に
ｘ％低い発振周波数となる。これに伴い、ディジタルＰ
ＬＬ回路１２０もｘ％低い周波数をセンターに±ｆのキ
ャプチャー／ロックレンジを持つことになる。その結
果、システム全体としては、非常に広い範囲で追従でき
るＰＬＬ回路を形成できる。これにより、従来のＰＬＬ
回路では、キャプチャー／ロックレンジが周波数変位で
約５％程度であったのに対し、本実施例によるＰＬＬ回
路によれば、数百％の速度変位でも十分にロックできる
ことになる。

【００３４】図３は、回転速度計測回路１１１の具体的
な回路構成の一例を示すブロック図である。図３に示す
ように、回転速度計測回路１１１は、スピンドルの回転
速度をおおよその精度に引き込むラフサーボ（引込みサ
ーボ）回路１１１０と、このラフサーボ回路１１１０に
よる引込み後に精度の高い制御を行う速度サーボ回路１
１２０と、サーボ切換えスイッチ１１３０と、ゲイン設
定回路１１４０とから構成されている。

【００３５】ラフサーボ回路１１１０では、先ず１１Ｔ
計測回路１１１１において、ディスク１からの再生信号
であるＥＦＭ信号中のフレーム同期相当部分の周期の計
測が、図１のＶＣＯ１１３より供給されるクロックに基
づいている。これにより、ディスク１内の最小周波数信
号１１Ｔを検出することができる。そして、この信号１
１Ｔに基づいてピークホールド回路１１１２で所定周期
Ｔａ内でのピーク値をホールドし、さらにこのホールド
したピーク値中のボトム値をボトムホールド回路１１１
３で周期Ｔａよりも大なる周期Ｔｂ内でホールドする処
理を行うことにより、再生フレーム同期信号の検出が行
われる。このピークホールド及びボトムホールドによる
再生フレーム同期信号の検出は、例えば特公平１−３５
４１９号公報に開示された公知の技術である。これによ
れば、ドロップアウトに起因するノイズ等の影響を排除
しつつ本来の再生フレーム同期信号を確実に検出するこ
とができる。

【００３６】この再生フレーム同期信号は、サーボ切換
えスイッチ１１３０を経てゲイン設定回路１１４０でゲ
イン設定された後、図２のローパスフィルタ１１２を介
してＶＣＯ１１３の制御電圧となる。これにより、ラフ
サーボ回路１１１０によって速度制御ループが形成さ
れ、スピンドルが任意の回転のときでも、ＶＣＯ１１３
の発振周波数は信号１１Ｔに対して丁度１１Ｔと判断さ
れるような周波数に設定される。その結果、図２のＰＬ
Ｌ回路がロックするため、ディスク１から情報を再生す
ることが可能となり、再生フレーム同期信号に基づいて
これと同じ周期の再生クロックＷＦＣＫが図示しない回
路にて生成される。

【００３７】この時点でサーボ切換えスイッチ１１３０
がラフサーボ回転１１１０側から速度サーボ回路１１２
０側へ切り換えられる。速度サーボ回路１１２０は、再
生クロックＷＦＣＫの周期を、図２のＶＣＯ１１３より
供給されるクロックに基づいて計測する周期計測回路１
１２１によって構成されている。この周期計測回路１１
２１は、再生クロックＷＦＣＫの周期を計測し、基準周
波数７．３５ｋＨｚの周期に対する差分を速度エラーと
して出力する。この速度エラーは、サーボ切換えスイッ
チ１１３０を経てゲイン設定回路１１４０でゲイン設定
された後、図２のローパスフィルタ１１２を介してＶＣ
Ｏ１１３の制御電圧となる。これにより、高精度の速度
制御ループが形成され、スピンドルの回転数に比例して
ＶＣＯ１１３の発振周波数が決定する。

【００３８】以上説明したように、本第１の実施形態に
よれば、アナログＰＬＬ回路１１０（第１のＰＬＬ回
路）に基準周波数を与える手段としてＶＣＯ１１３を用
い、このＶＣＯ１１３に対してスピンドルの回転速度の
基準速度に対する速度エラーに応じた制御電圧を与える
一方、このＶＣＯ１１３によって与えられる発振周波数
に基づいて第１のＰＬＬ回路で基準クロックＰＬＬＣＫ
×Ｌを発生するとともに、この基準クロックに基づいて
ディジタルＰＬＬ回路１２０（第２のＰＬＬ回路）で再
生クロックＰＬＬＣＫを発生するように構成したので、
上記ＶＣＯ１１３及び第１のＰＬＬ回路内のＶＣＯ１１
６共にスピンドルの回転数に比例して発振周波数が変化
することになることから、システム全体として非常に広
いキャプチャー／ロックレンジのＰＬＬ回路を実現でき
ることになる。

【００３９】その結果、例えば屋外でのディスクプレー
ヤの使用状態において、ディスクの回転方向又は反回転
方向にプレーヤ本体を回転させた場合とか、アクセス時
に大きなトラックジャンプが発生した場合等、スピンド
ルの回転速度が目標値に対して大きくずれるような場合
であっても、ＰＬＬのロックが殆ど外れることがないた
め、常にデータを読むことができるとともに、高速アク
セルが可能となる。これは換言すると、スピンドルサー
ボが比較的ルーズでも問題ないことを意味し、サーボゲ
インを低く出来ることをも意味する。したがって、スピ
ンドルサーボの消費電力を低く抑えることが可能とな
る。

【００４０】第２の実施形態図４は、本発明が適用されるＣＤプレーヤの制御系の第
２の実施形態を示す構成図であって、第１の実施形態を
示す図１と同一構成部分は同一符号をもって表してい
る。すなわち、１はディスク、２はスピンドル、３はレ
ーザダイオード４、対物レンズ５、偏光ビームスプリッ
タ６、フォトディテクタ７を有するピックアップ、８は
Ｉ／Ｖアンプ、９はＲＦイコライザ、１０ａはＰＬＬア
シンメトリ補正回路１１、ＥＦＭ復調回路１２、サブコ
ード処理回路１３、ＲＡＭ１４、エラー訂正回路１５、
デ・インタリーブ回路１６、クロック発生器１７ａ、ス
ピンドル・サーボ信号処理回路１８からなるＤＳＰ回
路、２０ａはコントローラ、２２は光学系サーボ信号処
理回路２２をそれぞれ示している。

【００４１】そして、本実施形態においては、スピンド
ル・サーボ信号処理回路１８からのサーボエラー信号
は、ＬＰＦ（ローパスフィルタ）２３を介してＶＣＯ
（電圧制御発振器）２４に、その制御信号として供給さ
れる。このＶＣＯ２４の発振出力ＶＣＯＣＫは、切換ス
イッチ２５の一方の入力となる。切換スイッチ２５は、
クリスタル発振器２６で発生される例えば１６．９３４
４ＭＨｚ（４４．１ｋＨｚ×３８４）の固定クロックを
他方の入力とし、コントローラ２０ａによって切り換え
制御されることにより、ＶＣＯ２４の発振出力ＶＣＯＣ
Ｋおよび１６．９３４４ＭＨｚの固定クロックのいずれ
かを選択し、クロック発生器１７に供給する。

【００４２】クロック発生器１７ａは、クリスタル発振
器２６の固定クロックが供給されたときは固定周波数の
システムクロックを発生し、ＶＣＯ２４の発振出力ＶＣ
ＯＣＫが供給されたときはその発振出力に応じて周波数
が可変なシステムクロックを発生する。

【００４３】また、ＶＣＯ２４の発振出力ＶＣＯＣＫ
は、１／Ｍ分周器２７で１／Ｍに分周されて位相比較器
２８の一入力となる。また、クリスタル発振器２６の固
定クロックは、１／Ｍ分周器２９で１／Ｎに分周されて
基準クロックとして位相比較器２８の他入力となる。な
お、Ｍ，Ｎは共に任意の値をとり得る変数であり、コン
トローラ２０ａによって、適当な値に設定される。

【００４４】位相比較器２８は、１／Ｍ分周器２７の分
周出力と１／Ｎ分周器２９の分周出力との位相差を検出
し、この位相差に応じた位相差信号を出力する。この位
相差信号は、ＬＰＦ３０を介してスピンドル２の駆動信
号としてスピンドルドライバ３１に供給される。

【００４５】上記構成においては、切換スイッチ２５が
クリスタル発振器２６の固定クロックを選択したとき
は、システムクロックが１６．９３４４ＭＨｚに固定と
なる。一方、切換スイッチ２５がＶＣＯ２４の発振出力
ＶＣＯＣＫを選択したときは、スピンドル・サーボ信号
処理回路１８から出力されるサーボエラー信号が０にな
るようにシステムクロックが変化することになる。すな
わち、ディスク１の回転速度が比較的ルーズであって
も、その回転速度に追従してシステムクロックが変化す
ることになる。

【００４６】さらに、ＶＣＯ２４の発振出力ＶＣＯＣＫ
は、加速度検出器３２に供給される。加速度検出器３２
には、クリスタル発振器２６の出力クロックの周波数を
１／Ｌ分周、たとえば１／８分周した信号ＸＴＷ、並び
に図示しないフレームシンク保護回路で生成される信号
ＬＯＣＫが供給される。

【００４７】加速度検出器３２は、入力信号ＶＣＯＣＫ
およびＸＴＷに基づいて加速度を検出して、検出した加
速度とコントローラ２０ａからあらかじめ与えられる設
定加速度および信号ＬＯＣＫに基づいて、ＬＰＦ２３の
カットオフ周波数を切り換えるための信号ＳＣＦを生成
してコントローラ２０ａに出力する。そして、コントロ
ーラ２０ａは、例えば検出加速度が設定加速度より大き
い場合、その速度変化に追従させるため、ＬＰＦ２３の
カットオフ周波数を高くし、検出加速度が設定加速度よ
り小さい場合、ＬＰＦ２３のカットオフ周波数を低くす
るように制御する。

【００４８】以下、この加速度検出系を設けた信号処理
回路の原理、構成及び機能について、図面を参照しつつ
さらに詳細に説明する。

【００４９】図４におけるＶＣＯ２４の前段のＬＰＦ２
３としては、非常に低ノイズのフィルタが望まれる。つ
まり、このフィルタ出力にノイズが含まれた場合、その
ノイズ電位にＶＣＯが反応し、発振周波数のＣＮレシオ
が悪化する。このためＰＬＬのＣＮＲも悪化し、結局プ
レアビリティーが劣化してしまう。例えば再生データの
エラーレイトが大きくなる。これを解決するには、ノイ
ズ成分を検証させる必要があり、それにはＬＰＦ２３の
カットオフ周波数を可能な限り低くする必要がある（例
えば１Ｈｚ以下）。しかし、カットオフを低くした場合
に問題となるのは、スピンドル２の回転速度が大きく変
化した場合、大きな時定数のＬＰＦでは変化に追従でき
ないという問題がある。つまり、回転速度の変化にＶＣ
Ｏの発振周波数の変化が追いついていけず、その周波数
差がＰＬＬのキャプチャーレンジを越えた時、ＰＬＬの
ロックが外れてしまう。スピンドル２の回転速度が大き
く変化することを予測できる場合は、マイコン制御でＬ
ＰＦのカットオフ周波数を切り換えることが可能である
が、変化を予測できない場合はカットオフ周波数を切り
換えることができない。

【００５０】本第２の実施形態は、どのような状況下で
もロックを外さないよう、自動的にＬＰＦのカットオフ
周波数を切り換え、回転速度変化に対する最適のカット
オフ周波数を選択する手段として加速度検出に基づく信
号処理回路を提供するものである。勿論この場合、若干
のプレアビリティー悪化は避けられないものの、ＰＬＬ
のロックが外れ、データが全く読めなくなってしまうこ
とに比べた場合こちらの方が格段に良い。

【００５１】図４において、ＶＣＯ２４は発振周波数が
スピンドル２の線速度に比例して変化する。つまり、こ
の周波数を計測することで、線速度を知ることができ
る。さらに一定間隔でこの線速度の差を計測したなら、
これは速度の差分であり加速度である。線速度が一定で
回転している場合、この加速度は略ゼロである。しか
し、外乱や大きなトラックジャンプを行った場合、線速
度は大きく変化することになる。この時の加速度を常に
計測しておき、ある基準以上になった場合、フィルタの
カットオフ周波数を高くするための信号を生成する。こ
うすることで少なくともＰＬＬがアンロックすることを
保護できる。

【００５２】ところで、ＶＣＯの発振周波数がスピンド
ル線速度と比例関係が成り立つのはＰＬＬがロックして
いる場合のみである。例えばトラバースの最中などＥＦ
Ｍ信号が正しく得られない場合、ＶＣＯの発振周波数か
らスピンドルの線速度を予測できない。このような場
合、スピンドルの線速度は大きくズレたためにＰＬＬの
ロックが外れたと判断して良い。つまり、ＰＬＬが外れ
ている場合はカットオフ周波数を高くすれば良い。そし
て、このロックが外れているか否かを判断する信号とし
ては、上述した図示しないフレームシンク保護回路で生
成されるＬＯＣＫ信号を使う。この信号ＬＯＣＫは、再
生フレームシンクが正しく再生されていることを示す信
号で、長期間にわたり連続してフレームシンクが再生さ
れない時のみローレベルとなる信号である。信号ＬＯＣ
Ｋがローレベルの場合は強制的にカットオフ周波数の高
い方を選択し、ハイレベルの場合は加速度によってカッ
トオフ周波数を選択するように構成する。

【００５３】図５、図６はそれぞれスピンドルの回転速
度が大きく変化した場合の説明である。図５ではディス
クの外周を再生していた状態から、内周へトラバースし
た場合について示している。ＣＬＶ記録されているディ
スクでは、ディスクの全ての位置で線速度が一定になる
が、そのためには内周では回転速度が速く、外周では回
転速度が遅くなる。図５に示すように、トラバースして
いる間は、ＥＦＭ信号が正しく得られないため回転速度
が不定になる。トラバースを終了し内周の目的トラック
に到達した時点で、ＥＦＭ信号は正しく再生され、その
トラック位置で線速度を一定にするための制御が行われ
る。具体的には、回転速度を上昇させることになる。こ
の時の線速度の時間差分をとると図５中曲線αで示す加
速度が得られる。このケースでは、マイコンでトラバー
スを指示するわけであり、当然マイコンで大きな速度変
化が生ずることを予測することができる。

【００５４】次に、図６は再生中のプレーヤに回転性外
乱が加えられた場合について説明したものである。この
図では線速度を示している。例えばディスクの回転方向
と同じ向きにプレーヤを回転させた場合、線速度は低下
する。その後データの不足した分を補うため線速度は一
時期標準速より高くなる。この場合の加速度を同図中に
曲線αで示している。

【００５５】図７は以上の原理に基づく加速度検出器３
２の具体的な構成例を示すブロック図で、図８は図７の
加速度検出器３２のタイミングチャートを示している。
加速度検出器３２は、図７に示すように、フリップフロ
ップ３２０１〜３２０３、排他的論理和ゲート３２０４
〜３２０８、ｎビットカウンタ３２０９、ｎビットレジ
スタ３２１０，３２１１、インバータ３２１１〜３２１
４、加算器３２１５、ナンドゲート３２１６、インクリ
メンタ３２１７、およびコンパレータ３２１８により構
成されている。

【００５６】このような構成において、クリスタル発振
器２６で生成されたクロック信号ＣＫを１／Ｌ分周した
信号ＸＴＷがフリップフロップ３２０１の入力端Ｄに入
力され、ＶＣＯ２４の発振出力ＶＣＯＣＫがフリップフ
ロップ３２０１〜３２０３およびｎビットカウンタ３２
０９、ｎビットレジスタ３２１０のクロック入力として
供給される。この例では、信号ＸＴＷの周期は、図８に
示すように、クロック信号ＣＫの周期の８倍にしてある
が特に理由はなく、精度との関係できまる。この信号Ｘ
ＴＷの立ち上がりと、立ち下がりの両エッジ微分が取ら
れて、その結果がＬＤ信号としてｎビットレジスタ３２
１０のロード（Ｌｏａｄ）端子、ｎビットカウンタ３２
０９のリセット（Ｒｓｅｔ）端子、およびフリップフロ
ップ３２０３のイネーブル（ＥＮ）端子に供給される。

【００５７】ここで、信号ＶＣＯＣＫは、上述したよう
に、スピンドルの線速度に比例する信号であることか
ら、結局、ｎビットカウンタ３２０９は、ＬＤ信号から
次のＬＤ信号までの区間に信号ＶＣＯＣＫが何周期存在
するか計測していることになる。換言すれば、ｎビット
カウンタ３２０９のカウント値はスピンドルの線速度に
比例するものである。ｎビットカウンタ３２０９がカウ
ントを終了した時点で、その計測値は次段のｎビットレ
ジスタ３２１０に取り込まれる。つまり、ｎビットのカ
ウンタ３２０９とレジスタ３２１０は、ΔＴの時間差で
の線速度を表すことになる。さらにｎビットレジスタ３
２１０の出力端ＱＡ，ＱＢ，ＱＣ，ＱＤからの出力は、
インバータ３２１１〜３２１４でレベルが反転されて、
加算器３２１５の入力端Ｂ０〜Ｂ４にそれぞれ入力され
る。加算器３２１５の他の入力端Ａ０〜Ａ５にはｎビッ
トカウンタ３２０９の出力が加えられ、同時にキャリー
インＣＩにより＋１される。よって、ここの回路では引
き算が行われ、ΔＶ（線速度変化）を求めていることに
なる。

【００５８】さらに、この加算器３２１５の出力は絶対
値変換される。つまりこの回路の目的は速度変化の大き
いことを検出すれば良いわけで、加速度の正負は今問題
にしていない。さらに、その出力はマグニチュードコン
パレータ３２１８の入力端Ａ０〜Ａ３に供給され、コン
パレータ３２１８の他の入力端Ｂ０〜Ｂ３にはあらかじ
めコントローラ２０ａによりｎビットレジスタ３２１１
に設定されたレジスタ３２１１の出力が加えられる。比
較の結果、もし加速度（絶対値）が設定値より大きい場
合、コンパレータ３２１８のＯＵＴ端子よりハイレベル
の信号が出力される。この出力はＬＤ信号でフリップフ
ロップ３２０３に取り込まれる。そして、フリップフロ
ップ３２０３の出力がハイレベルであれば、コントロー
ラ２０ａで設定した加速度以上の力が加わったことを意
味し、その速度変化に追従させるため、コントローラ２
０ａにより図１のＶＣＯ２４の前段のＬＰＦ２３のカッ
トオフ周波数を高くし、逆にフリップフロップ３２０３
の出力がローレベルであれば、カットオフ周波数を低く
するような周波数の切り換え制御が行われる。

【００５９】図７において、フリップフロップ３２０３
のプリセット端子ＰＳに信号ＬＯＣＫが加えられている
が、この意味は信号ＬＯＣＫがローレベルの場合トラバ
ース中とかの理由でＥＦＭ信号が正常にとれていない
か、ＰＬＬがアンロック状態であり、いずれにせよフィ
ルタのカットオフを高くして追従性を良くしておくこと
を意味する。

【００６０】なお、このフリップフロップ３２０３の出
力から実際のフィルタの周波数を切り換える方法として
は、上述したＣＰＵ等のコントローラを経由して行って
も、他の専用の回路で行っても良い。また、図９は、図
８のタイミングチャートで示す動作時のスピンドルの線
速度が変化した場合の例を示している。

【００６１】また、上述した加速度検出に基づくＬＰＦ
のカットオフ周波数の切換制御について、ＰＬＬアシン
メトリ補正回路にも同様に適用できる。図１０は、この
加速度検出に基づくＬＰＦのカットオフ周波数の切換制
御を適用したＰＬＬアシンメトリ補正回路１１ａの構成
例を示すブロック図で、図２と同一構成部分は同一符号
をもって表している。

【００６２】この回路１１ａでは、ＶＣＯ１１３の発振
出力をＶＣＯＣＫとして、図７と同様の構成を有する加
速度検出器３２ａに供給するように構成されている。図
２に示すＰＬＬアシンメトリ補正回路１１においてはＶ
ＣＯ１１３の前段のＬＰＦ１１２は非常に低ノイズのフ
ィルタであることが望まれる。

【００６３】上述したと同様に、このフィルタ出力にノ
イズが含まれた場合、そのノイズ電位にＶＣＯ１１３が
反応し、発振周波数のＣＮレシオが悪化する。このため
ＰＬＬのＣＮＲも悪化し、結局プリアビリティーが劣化
してしまう。例えば再生データのエラーレイトが大きく
なる。これを解決するには、この場合もノイズ成分を検
証させる必要があり、それにはＬＰＦのカットオフ周波
数を可能な限り低くする必要がある（例えば１Ｈｚ以
下）。しかし、カットオフ周波数を低くした場合、問題
となるのは、スピンドル２の回転速度が大きく変化した
場合、大きな時定数のＬＰＦでは変化に追従できないと
いう問題がある。つまり、回転速度の変化にＶＣＯ１１
３の発振周波数の変化が追いついていけず、その周波数
差がＰＬＬのキャプチャーレンジを越えた時、ＰＬＬの
ロックが外れてしまう。

【００６４】図２の回路では、スピンドルの回転速度が
大きく変化することを予測できる場合は、マイコン制御
でＬＰＦ１１２のカットオフ周波数を切り換えることが
可能であるが、変化を予測できない場合はカットオフ周
波数を切り換えられない。そこで、どのような状況下で
もロックを外さないよう、図１０に示すように、自動的
にＬＰＦ１１２のカットオフ周波数を切り換え、回転速
度変化に対する最適のカットオフ周波数を選択するよう
に、加速度検出に基づくＬＰＦのカットオフ周波数の切
換制御を適用している。勿論この場合も、若干のプレア
ビリティーの悪化は避けられないものの、ＰＬＬのロッ
クが外れ、データが全く読めなくなってしまう事に比べ
た場合こちらの方が格段に良い。

【００６５】図１０の回路も、図４の回路と同様の理論
の基づいて構成されている。すなわち、ＶＣＯ１１３は
発振周波数がスピンドルの線速度に比例して変化する。
つまり、この周波数を計測することで、線速度を知るこ
でができ、さらに一定間隔でこの線速度の差を計測した
なら、これは速度の差分であり加速度である。線速度が
一定で回転している場合、この加速度は略ゼロである。
しかし、外乱や大きなトラックジャンプを行った場合、
線速度は大きく変化することになる。この時の加速度を
常に計測しておき、ある基準以上になった場合、フィル
タのカットオフ周波数を高くするための信号を生成す
る。こうすることで少なくともＰＬＬがアンロックする
ことを保護できる。

【００６６】また、ＶＣＯ１１３の発振周波数がスピン
ドル線速度と比例関係が成り立つのはＰＬＬがロックし
ている場合のみである。例えばトラバースの最中などＥ
ＦＭ信号が正しく得られない場合、ＶＣＯの発振周波数
からスピンドルの線速度を予測できない。このような場
合、スピンドルの線速度は大きくズレたためにＰＬＬの
ロックが外れたと判断して良い。つまり、図４の回路の
場合と同様に、ＰＬＬが外れている場合はカットオフ周
波数を高くすれば良い。このロックが外れているかいな
いかを判断する信号としては図示しないフレームシンク
保護回路で生成される信号ＬＯＣＫを用いることも同様
である。

【００６７】以上説明したように、本第２の実施形態に
よれば、再生中常に回転速度の変化量つまり、加速度を
計測し、これに基づいてローパスフィルタのカットオフ
周波数を変化させるようにしたので、いかなる再生状態
においても最適なフィルタカットオフ周波数を設定で
き、ひいては高速アクセスを実現できる利点がある。

【００６８】第３の実施形態ディスクプレーヤで再生中に回転性外乱が加わったと
き、スピンドルの回転速度が大きく変わり、ＰＬＬがア
ンロックし、データを再生できない状態に陥ることがあ
り、この時、正常に戻るまで無音状態となる。本第３の
実施形態は、かかる無音状態の発生を防止するためのも
のであり、スピンドル回転線速度変化から、加速度を計
測して、外乱を検出、その結果から再生モードを切り換
えて、無音になることを防止するものである。

【００６９】すなわち、本第３の実施の形態は、加速度
検出結果に基づいて、切換スイッチ２５の切換制御を行
うことにより、上記無音状態の発生を防止し、またその
状態を早期に回復させるものである。回路構成として
は、図４と等価であり、コントロール回路２０ａの切換
スイッチ２５に対する制御が異なる。したがって、ここ
では具体的な回路構成についての説明は省略する。

【００７０】以下に、第３の実施形態に至った経緯およ
び具体的な構成、機能について図面を参照しつつさらに
詳細に説明する。

【００７１】図４の回路のように、再生信号処理回路全
体をスピンドルの回転速度に追従させるものでは、回転
数が変化すると再生される音楽のピッチも変化する。こ
れは任意の回転速度でも連続的にデータ再生が可能であ
る（これを以下、モードＡと称する）。また、図１およ
び図２の回路のように、スピンドル２の回転数に追従す
る広いキャプチャーレンジを持つＰＬＬを備えた回路を
用いるモード（以下、モードＢと称する）では再生デー
タレートは一定になり、音楽にいわゆるワウは生じない
ものの時間軸補正（ＴＢＣ）のメモリがオーバー／アン
ダーフローを起こし易く連続再生が困難である。

【００７２】ところで、一般のＣＤプレーヤでは再生中
にディスクの回転方向に沿ってプレーヤを回転させる
と、プレーヤとの相対的な線速度が大きく変化し、ＥＦ
Ｍ信号の周波数スペクトルがシフトし、ＰＬＬがアンロ
ック状態に陥りデータを再生できなくなっていた。これ
に対し、図１の回路ではキャプチャーレンジを大幅に拡
大できたものの、モードＡでは常にワウ・フラッターが
存在し、音楽ディスクを再生するには向かない。なお、
ＥＳＰプレーヤであればワウは時間軸補正（ＴＢＣ）さ
れるので問題ない。また、モードＢでは、キャプチャー
レンジは広く、ワウも発生しないが、デ・インターリー
ブと時間軸補正に併用しているメモリは容量が小さく、
オーバーフローやアンダーフローになりやすい。それが
起こると音楽を連続して再生することができない。この
メモリ容量を大きくすると、オーバーフローやアンダー
フローになりずらくなるものの、それはＥＳＰとほぼ同
じ構成になりＬＳＩのコストアップになる。以上の理由
から、モードＡもモードＢもＥＳＰディスクマンやＣＤ
ＲＯＭ以外の音楽再生プレーヤではアンチローリング性
能を改善する有効な利用方法が無いことから、本発明の
第３の実施形態を構成するに至った。

【００７３】本発明の説明に先立って線速度と加速度、
フレームシフト量について、図１１〜図１３を参照しつ
つ説明する。図１１は、外乱によるスピンドルの線速度
変化と加速度との関係を示している。この図１１の場
合、時間ｔ０より前では標準線速度でスピンドルが回転
しており、そこに回転性外乱がｔ０〜ｔ１の区間一定の
力（加速度）が加わっている。時間ｔ１後外乱は消え、
スピンドルサーボ系は安定点に回復するような制御が行
われるが、この安定点は目的の線速度になるように制御
するのではなく、ＴＢＣＲＡＭのフレームジッターマー
ジンが最大になるように制御される。つまり、ＣＤでは
スピンドル２のワウフラを訂正するためにＲＡＭを使い
時間軸補正を行っており、もしスピンドルの回転速度が
速くなるとＴＢＣＲＡＭ内のデータは増加し、逆の場合
は減少する。これらのケースで、ある限界（フレームジ
ッターマージン）を越えるとＴＢＣＲＡＭはオーバーフ
ロー／アンダーフローを起こす。このマージンがデータ
の増減に対し最大になるようサーボ制御が行われる。

【００７４】さて、ｔ０〜ｔ１の区間一定の力が加わっ
たと仮定したことで、実際の線速度はリニアに増加す
る。時間ｔ１において外乱が消えても、図１１では、そ
の後マイナスの力が時間ｔ３まで加わっている。この力
は、システムのサーボ系が自動的に制御したものであ
る。つまり、前述のように、フレームジッターマージン
が最大になるように回転制御した結果に他ならない。再
度説明すると、線速度はｔ０〜ｔ１の外乱により上昇
し、ｔ１において線速度が最大になっている。この後線
速度を低下させるため、逆側の力が制御系より発生す
る。その力により、線速度は減少し時間ｔ２の時点で線
速度は標準速度に戻る。

【００７５】しかし、その後も線速度は減少を続け標準
速度以下になっている。この理由はｔ０〜ｔ２の区間に
再生されたデータは標準速度より速いため、その分ＴＢ
ＣＲＡＭの中に増加し続けており、結局この線速度の積
分値に比例し、ＲＡＭ上に残っていることになる。この
増加分のデータはＲＡＭ上のフレームジッターマージン
を減少させている。そこでサーボ系は、時間ｔ２の後
も、さらに減速制御を続け、標準線速度よりマイナスに
制御する。そして、ＲＡＭ上のデータを減少させ、フレ
ームジッターマージンを最大にするべく制御が続けられ
る。結局時間ｔ３の時点でＲＡＭ上のフレームジッター
マージンが最大になり、系は安定する。

【００７６】図１２は、サーボゲインが一定な場合に異
なる外乱印加時のスピンドル線速度変化を示す図であっ
て、外乱の強さが違った場合に系が安定するまでについ
て示している。図中に示すＡのケースもＢのケースもサ
ーボゲインは同じと仮定している。この図１２から分か
るように、強い外乱Ｂの方が弱い外乱Ａの方よりも積分
値が大きい。当然であるが強い外乱が加わり、フレーム
ジッターマージンを積分値が越えると、ＲＡＭのオーバ
ーフローが発生する。逆に外乱の大きさ（加速度）から
ＲＡＭのオーバーフローを予測できることを意味する。

【００７７】また、図１３は、同じ大きさの外乱が加え
られた場合で、サーボゲインが異なる場合の外乱による
スピンドル線速度変化を示す図である。この図１３から
分かるように、同じ外乱であればゲインの大きい方が系
が安定するまでの時間は短くてすみ、かつ積分値につい
ても同様にゲインの大きい方がフレームシフト量が小さ
い。しかし、通常状態でサーボに最適なゲインは、この
場合のゲインとは異なる。つまり、サーボの位相余裕や
ゲイン余裕は充分サーボ帯域で取れることが必要であ
る。結局外乱が印加された時だけゲインを変更し回復の
時間の短縮を図ることになる。

【００７８】いずれにしても加速度を検出することで、
ゲインを切り換え、外乱に対する影響を最小にできる。

【００７９】本第３の実施形態は、外乱の強さを、加速
度を計測することにより求め、外乱のない状態では前述
のモードＢでＣＤプレーヤを再生し、外乱が加わった場
合、その大きさがＲＡＭオーバーフローを起こさない程
度の弱いものであれば、単にサーボゲインを大きくし、
回復を早める。一方、もしＲＡＭオーバーフローを起こ
す強い外乱が加わった場合は、サーボゲインを大きく
し、さらに前述のモードＡに再生モードを切り替え、一
瞬ピッチは変わるものの、ＲＡＭオーバーフローを起こ
し、音楽にノイズが入ったり、途切れたりする重大な事
態に陥ることを保護するものである。ここで一番重要な
ことは、ある強さ以上の外乱が加わったことでモードＢ
からモードＡに再生モードを切り換えることであり、ゲ
インの切り換えはそれ程重要ではない。

【００８０】図４と等価な具体的な回路にあっては、切
換スイッチ２５をクリスタル発振器２６の出力側に接続
した場合モードＢとなり、ＶＣＯ２４の出力側に接続し
た場合モードＡとなる。また、加速度検出器３２の構成
も図７の回路と同様の構成を有しており、加速度検出器
３２の出力をコントローラ２０ａで常に監視する。例え
ば、あらかじめ設定しておいた加速度より、強い外乱が
加えられた場合、加速度検出器３２はハイレベルの信号
をコントローラ２０ａに出力する。そして、このハイレ
ベルの出力が一定時間続いたら、まずサーボゲインをア
ップさせ、さらにある一定時間経過してもまだハイレベ
ルの出力が続いていたならモードＡに切り換えるように
制御する。

【００８１】これにより、モードＡやモードＢのワイド
キャプチャーモードをディスクマンなどのアンチローリ
ング性能の改善を図れ、さらにその状況を早期に回復さ
せるべく制御も可能になる。つまり、スピンドル回転制
御系に力が加わっていないときモードＢで音楽再生し、
何らかの力が加わり、メモリーがオーバー／アンダーフ
ローになりそうな場合、モードＡに切り換える。この結
果、外乱のない状態ではワウのない音楽再生ができ、強
い外乱が加わった場合のみ、モードＡに切り換え、音楽
を連続して再生することができる。もちろんその場合、
一瞬音のピッチがずれてしまうものの、全く音楽が無音
状態になってしまうことに比べたら、格段に前者の方が
良い。また、外乱を検出したなら、それに最適なサーボ
特性に切り換えることができる。

【００８２】

【発明の効果】以上説明したように、本発明によれば、
第１のＰＬＬ回路（アナログＰＬＬ回路）に基準周波数
を与える手段としてＶＣＯを用い、このＶＣＯに対して
スピンドルの回転速度の基準速度に対する速度エラーに
応じた制御電圧を与える一方、このＶＣＯによって与え
られる発振周波数に基づいて第１のＰＬＬ回路で基準ク
ロックを発生するとともに、この基準クロックに基づい
て第２のＰＬＬ回路（ディジタルＰＬＬ回路）で再生ク
ロックを発生する構成としたことにより、上記ＶＣＯ及
び第１のＰＬＬ回路内のＶＣＯ共にスピンドルの回転数
に比例して発振周波数が変化することになるので、シス
テム全体として非常に広いキャプチャー／ロックレンジ
のＰＬＬ回路を実現できることになる。

【００８３】その結果、例えば屋外でのディジクプレー
ヤの使用状態において、ディスクの回転方向又は反回転
方向にプレーヤ本体を回転させた場合とか、アクセス時
に大きなトラックジャンプが発生した場合等、スピンド
ルの回転速度が目標値に対して大きくずれるような場合
であっても、ＰＬＬのロックが殆ど外れることがないた
め、常にデータを読むことができるとともに、高速アク
セルが可能となる。これは換言すると、スピンドルサー
ボが比較的ルーズでも問題ないことを意味し、サーボゲ
インを低くできることをも意味する。したがって、スピ
ンドルサーボの消費電力を低く抑えることが可能とな
る。

【００８４】また、再生中常に回転速度の変化量つま
り、加速度を計測することでフィルタのカットオフ周波
数を変化させるようにしたので、いかなる再生状態にお
いても最適なフィルタカットオフ周波数を設定でき、ひ
いては高速アクセスを実現できる利点がある。

【００８５】さらに、モードＡやモードＢのワイドキャ
プチャーモードをディスクマンなどのアンチローリング
性能の改善を図れ、さらにその状況を早期に回復させる
ことができ、強い外乱が加わっても音楽を連続して再生
することができる。

【図面の簡単な説明】

【図１】本発明が適用されるＣＤプレーヤの制御系の第
１の実施形態を示す構成図である。

【図２】本発明に係るＰＬＬアシンメトリ補正回路の一
例を示すブロック図である。

【図３】本発明に係る回転速度計測回路の一例を示すブ
ロック図である。

【図４】本発明が適用されるＣＤプレーヤの制御系の第
２の実施形態を示す構成図である。

【図５】トラバース前後の回転速度および加速度の変化
を示す図である。

【図６】外乱による回転速度および加速度の変化を示す
図である。

【図７】本発明に係る加速度検出器の具体的な構成例を
示す図である。

【図８】図７の回路のタイミングチャートである。

【図９】スピンドルの加速度変化を示す図である。

【図１０】第２の実施形態に係るＰＬＬアシンメトリ補
正回路の構成例を示す図である。

【図１１】外乱によるスピンドルの線速度変化と加速度
との関係を示す図である。

【図１２】サーボゲインが一定な場合に異なる外乱印加
時のスピンドル線速度変化を示す図である。

【図１３】同じ大きさの外乱が加えられた場合で、サー
ボゲインが異なる場合の外乱によるスピンドル線速度変
化を示す図である。

【図１４】従来例を示すブロック図である。

【図１５】ＰＬＬ回路の特性図である。

【符号の説明】

１…ディスク２…スピンドルモータ３…ピックアップ１０…ＤＳＰ回路１１，１１ａ…ＰＬＬアシンメトリ補正回路１１０…アナログＰＬＬ回路１１１…回転速度計測回路１１２，１１８…ローパスフィルタ（ＬＰＦ）１１３，１１６…ＶＣＯ（電圧制御発振器）１１４…１／Ｍ分周器１１５…位相比較器１１７…１／Ｎ分周器１２０…ディジタルＰＬＬ回路１２１…周波数エラー計測回路１２２…ローパスフィルタ１２３…位相エラー計測回路１２５…ディジタルＶＣＯ１２…ＥＦＭ復調回路１８…スピンドル・サーボ信号処理回路２０，２０ａ…コントローラ２２…光学系サーボ信号処理回路２３，３０…ローパスフィルタ（ＬＰＦ）２４…ＶＣＯ（電圧制御発振器）２５…切換スイッチ２６，２６ａ…クリスタル発振器２７…１／Ｍ分周器２８…位相比較器２９…１／Ｎ分周器３２，３２ａ…加速度検出器３２０１〜３２０３…フリップフロップ３２０４〜３２０８…排他的論理和ゲート３２０９…ｎビットカウンタ３２１０，３２１１…ｎビットレジスタ３２１１〜３２１４…インバータ３２１５…加算器３２１６…ナンドゲート３２１７…インクリメンタ３２１８…コンパレータ３３…１／Ｌ分周器

Claims

【特許請求の範囲】

【請求項１】ディスクからの再生信号に同期した再生
クロックを生成し、この再生クロックに基づいて前記再
生信号に対する信号処理を行うディスク再生装置の信号
処理回路であって、前記再生信号に基づいてスピンドルの回転速度を検出
し、基準速度に対する速度エラーに応じた制御信号を発
生する回転速度計測手段と、前記制御信号に応じて発振周波数が変化する発振手段
と、前記発振手段の発振周波数に基づいて所定周波数の基準
クロックを発生する第１のＰＬＬ回路と、前記基準クロックに基づいて前記再生クロックを発生
し、この再生クロックに対する前記再生信号の周波数エ
ラー及び位相エラーを検出し、その周波数エラー及び位
相エラーに基づいて前記再生クロックの周波数及び位相
を制御する第２のＰＬＬ回路とを有するディクス再生装
置の信号処理回路。
【請求項２】前記回転速度計測手段は、スピンドルの
回転速度の基準速度に対する速度差を検出する第１の検
出手段と、前記再生信号の周期の基準周期に対する周期
差を検出する第２の検出手段と、前記第１の検出手段に
より速度差情報を前記制御信号として出力した後、前記
第２の検出手段により周期差情報を前記制御信号として
出力する切換え手段とを有する請求項１記載のディスク
再生装置の信号処理回路。
【請求項３】ディスクからの再生信号に同期した再生
クロックを生成し、この再生クロックに基づいて前記再
生信号に対する信号処理を行うディスク再生装置の信号
処理回路であって、前記再生信号に基づいてスピンドルの回転速度を検出
し、基準速度に対する速度エラーに応じた制御信号を発
生する回転速度計測手段と、切換制御信号に応じて遮断周波数が可変で、当該遮断周
波数をもって前記制御信号の所定周波数域のみを抽出し
て出力するフィルタ手段と、前記フィルタ手段から出力された制御信号に応じて発振
周波数が変化する発振手段と、前記発振手段の発振周波数に基づいて所定周波数の基準
クロックを発生する第１のＰＬＬ回路と、前記基準クロックに基づいて前記再生クロックを発生
し、この再生クロックに対する前記再生信号の周波数エ
ラー及び位相エラーを検出し、その周波数エラー及び位
相エラーに基づいて前記再生クロックの周波数及び位相
を制御する第２のＰＬＬ回路と、前記発振出力および基準クロックを受けて回転加速度を
検出する加速度検出手段と、前記検出された加速度とあらかじめ設定した加速度との
比較結果に応じた前記切換制御信号を前記フィルタ手段
に出力する制御手段とを有するディクス再生装置の信号
処理回路。
【請求項４】前記回転速度計測手段は、スピンドルの
回転速度の基準速度に対する速度差を検出する第１の検
出手段と、前記再生信号の周期の基準周期に対する周期
差を検出する第２の検出手段と、前記第１の検出手段に
より速度差情報を前記制御信号として出力した後、前記
第２の検出手段により周期差情報を前記制御信号として
出力する切換え手段とを有する請求項３記載のディスク
再生装置の信号処理回路。
【請求項５】前記速度制御手段は、前記発振出力を可
変分周比にて分周する第１の分周手段と、前記基準クロ
ックを可変分周比にて分周する第２の分周手段と、前記
第１および第２の分周手段の各分周出力の位相差を検出
する位相比較手段とを有する請求項３記載のディスク再
生装置の信号処理回路。
【請求項６】前記加速度検出手段は、前記基準クロッ
ク内における前記発振手段の発振出力の周期を計測する
周期計測手段と、前記周期計測手段の計測結果に基づい
て速度変化を求める速度変化算出手段と、速度変化の大
きさとあらかじめ設定した値とを比較し、その結果を前
記制御手段に出力する比較手段とを有する請求項３記載
のディスク再生装置の信号処理回路。
【請求項７】前記制御回路は、検出加速度が設定加速
度より大きい場合は前記フィルタ手段の遮断周波数を高
くし、検出加速度が設定加速度より小さい場合は前記フ
ィルタ手段の遮断周波数を低くするような前記切換制御
信号を生成し出力する請求項３記載のディスク再生装置
の信号処理回路。
【請求項８】ディスクからの再生信号を受けて、ディ
スクの回転速度の目標回転速度に対する速度エラーを検
出し、この速度エラーに応じた速度制御信号を出力する
速度制御信号生成手段と、切換制御信号に応じて遮断周波数が可変で、当該遮断周
波数をもって前記速度制御信号の所定周波数域のみを抽
出して出力するフィルタ手段と、発振出力が前記フィルタ手段から出力された速度制御信
号に応じて変化し、その発振出力を前記速度制御信号生
成手段にシステムクロックとして供給する発振手段と、前記発振出力の基準クロックに対する位相差を検出して
その位相差に応じてディスクの回転速度を制御する速度
制御手段と、前記発振出力および基準クロックを受けて回転加速度を
検出する加速度検出手段と、前記検出された加速度とあらかじめ設定した加速度との
比較結果に応じた前記切換制御信号を前記フィルタ手段
に出力する制御手段とを有するディスク再生装置の信号
処理回路。
【請求項９】前記速度制御手段は、前記発振出力を可
変分周比にて分周する第１の分周手段と、前記基準クロ
ックを可変分周比にて分周する第２の分周手段と、前記
第１および第２の分周手段の各分周出力の位相差を検出
する位相比較手段とを有する請求項８記載のディスク再
生装置の信号処理回路。
【請求項１０】前記加速度検出手段は、前記基準クロ
ック内における前記発振手段の発振出力の周期を計測す
る周期計測手段と、前記周期計測手段の計測結果に基づ
いて速度変化を求める速度変化算出手段と、速度変化の
大きさとあらかじめ設定した値とを比較し、その結果を
前記制御手段に出力する比較手段とを有する請求項８記
載のディスク再生装置の信号処理回路。
【請求項１１】前記制御回路は、検出加速度が設定加
速度より大きい場合は前記フィルタ手段の遮断周波数を
高くし、検出加速度が設定加速度より小さい場合は前記
フィルタ手段の遮断周波数を低くするような前記切換制
御信号を生成し出力する請求項８記載のディスク再生装
置の信号処理回路。
【請求項１２】ディスクからの再生信号を受けて、デ
ィスクの回転速度の目標回転速度に対する速度エラーを
検出し、この速度エラーに応じた速度制御信号を出力す
る速度制御信号生成手段と、発振出力が前記速度制御信号に応じて変化する発振手段
と、前記発振出力の基準クロックに対する位相差を検出して
その位相差に応じてディスクの回転速度を制御する速度
制御手段と、前記発振出力および前記基準クロックのいずれか一方を
切換制御信号に応じて選択して前記信号処理手段にシス
テムクロックとして供給する選択手段と、前記発振出力および基準クロックを受けて回転加速度を
検出する加速度検出手段と、前記検出された加速度とあらかじめ設定した加速度との
比較結果に応じた前記切換制御信号を前記選択手段に出
力する制御手段とを有するディスク再生装置の信号処理
回路。
【請求項１３】前記速度制御手段は、前記発振出力を
可変分周比にて分周する第１の分周手段と、前記基準ク
ロックを可変分周比にて分周する第２の分周手段と、前
記第１および第２の分周手段の各分周出力の位相差を検
出する位相比較手段とを有する請求項１２記載のディス
ク再生装置の信号処理回路。
【請求項１４】前記加速度検出手段は、前記基準クロ
ック内における前記発振手段の発振出力の周期を計測す
る周期計測手段と、前記周期計測手段の計測結果に基づ
いて速度変化を求める速度変化算出手段と、速度変化の
大きさとあらかじめ設定した値とを比較し、その結果を
前記制御手段に出力する比較手段とを有する請求項１２
記載のディスク再生装置の信号処理回路。
【請求項１５】前記制御回路は、検出加速度が設定加
速度より小さい場合は基準クロックを選択させ、検出加
速度が設定加速度より大きい場合は、発振出力を選択さ
せる前記切換制御信号を生成し出力する請求項１２記載
のディスク再生装置の信号処理回路。
【請求項１６】前記制御回路は、検出加速度が設定加
速度より小さい場合は、基準クロックを選択させる前記
切換制御信号を生成し出力する、検出加速度が設定加速
度より大きい場合は、その状態が一定期間続いたとき
は、サーボゲインを上昇させ、さらに一定期間経過しも
検出加速度が設定加速度より大きい場合は発振出力を選
択させる前記切換制御信号を生成し出力する請求項１２
記載のディスク再生装置の信号処理回路。
【請求項１７】ディスクからの再生信号を受けて、デ
ィスクの回転速度の目標回転速度に対する速度エラーを
検出し、この速度エラーに応じた速度制御信号を出力す
る速度制御信号生成手段と、第１の切換制御信号に応じて遮断周波数が可変で、当該
遮断周波数をもって前記速度制御信号の所定周波数域の
みを抽出して出力するフィルタ手段と、発振出力が前記フィルタ手段から出力された速度制御信
号に応じて変化する発振手段と、前記発振出力の基準クロックに対する位相差を検出して
その位相差に応じてディスクの回転速度を制御する速度
制御手段と、前記発振出力および前記基準クロックのいずれか一方を
第２の切換制御信号に応じて選択して前記信号処理手段
にシステムクロックとして供給する選択手段と、前記発振出力および基準クロックを受けて回転加速度を
検出する加速度検出手段と、前記検出された加速度とあらかじめ設定した加速度との
比較結果に応じた前記第１の切換制御信号を前記フィル
タ手段に出力し、第２の切換制御信号を前記選択手段に
出力する制御手段とを有するディスク再生装置の信号処
理回路。