JP2004253056A - デコード装置 - Google Patents
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Abstract
【解決手段】デコード装置11は、アナログPLL回路13がロックするまで、デジタルPLL回路12により生成される第1クロックDpckに基づいて検出したADIPの位相反転パターンからアドレス情報ADD を復調する。そして、アナログPLL回路13がロックした後は、該アナログPLL回路13により生成される第2クロックApckに基づいて検出したADIPの位相反転パターンからアドレス情報ADD を復調する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、例えばデータ記録制御装置内に搭載され、ディスク媒体の記録制御等に使用するアドレス情報を復調するデコード装置に関する。
【0002】
【従来の技術】
近年、記録媒体として光ディスク等のディスク媒体が普及してきている。こうしたディスク媒体の中には、データの記録が可能な媒体も存在する。例えば、DVD+R(Digital Versatile Disc+Recordable),DVD+RW(Digital Versatile Disc+ReWritable)(以下、これらを称してDVD+R/RWという)等がそれである。
【0003】
DVD+R/RWなどの光ディスクは、ディスクの平坦面(ランド)にグルーブと呼ばれる溝によって構成されるトラックを備えている。このグルーブはわずかに蛇行(ウォブル)して形成されており、この蛇行から、所定の周期を有するウォブル信号(ウォブルしたグルーブの蛇行方向に応じて電圧の変化する信号)が取り出される。ウォブルは、ディスクの記録フォーマットに基づく所定のデータ長のデータ記録領域に対応して形成される。
【0004】
DVD+R/RWの場合、データフォーマットとして、1フレーム(93バイト)×26で1セクタが構成され、記録フォーマットとして、2フレームに93周期分のウォブル信号が割り当てられる。また、DVD+R/RWには、ウォブルの蛇行成分に位相変調を施すことによってウォブル信号の位相を変調させ、それによってディスク上の物理的な位置情報(アドレス情報)を表すアドレスインプリグルーブ(ADIP)が形成される。
【0005】
このADIPは、2フレームに対して1回の割合で設けられ、93周期分のウォブル信号のうちの先頭の8周期に対して位相変調が施されることによって作り込まれる。従って、ディスク媒体から読み出される再生信号は、ウォブル信号の先頭の8周期にアドレス情報が重畳した形となっている。そして、この再生信号を1セクタ分読み出し、この1セクタ分のADIPを組み合わせることによってアドレス情報を取得することができる。これにより、レーザがトレースしているディスク上の位置を把握できるようになっている。
【0006】
図4は、再生信号の一例を示す波形図である。同図に示す(a)〜(c)はそれぞれウォブル信号の位相が変調された再生信号Aを示す。位相変調のパターンとしては例えば3種類が準備され、それぞれのパターンに、SYNC(同期)、ビット値「0」、ビット値「1」が対応付けられている。そして、1セクタ分のADIPのパターンのそれぞれが対応する値と置き換えられ、アドレス情報を示すデータとなる。
【0007】
例えば図4(a)がSYNC(同期)パターン、図4(b)がビット値[0]に相当するパターン、図4(c)がビット値[1]に相当するパターンを示している。尚、同図において、「PW」,「NW」は、再生信号Aの位相の正,負を示しており、信号Bは、再生信号Aを二値化した再生データを示している。この再生データBは、それに対応するウォブルデータ(ウォブル信号を二値化した信号)の位相が反転している部分でパルス幅が長くなる。
【0008】
上記ウォブル信号中に記録されているADIPは、デコード装置によりアドレス情報に復調される。従来、デコード装置は、例えば排他的論理和回路(以下、EOR回路)、PLL回路及び復調回路を含み、PLL回路により生成されるウォブル信号に同期したクロックと該ウォブル信号との排他的論理和を算出し、復調回路によりアドレス情報を復調する。
【0009】
すなわち、PLL回路は、電圧制御発振器を通じて発振制御されるクロックとウォブル信号とを位相比較器で位相比較し、チャージポンプ及びローパスフィルタを介して前記位相差に応じた電圧信号を電圧制御発振器にフィードバックすることで、ウォブル信号に同期したクロックを生成する。EOR回路は、このウォブル信号に同期したクロックと該ウォブル信号との排他的論理和を求めることによって同ウォブル信号の位相反転(つまりADIP)を検出し、この検出結果に基づいて、復調回路はアドレス情報に復調する。こうして復調されたアドレス情報に基づいてデータの記録又は再生が行われる。
【0010】
【発明が解決しようとする課題】
ところで、上記従来のデコード装置において、PLL回路はアナログ回路で構成されている。このアナログPLL回路は、一般に位相ノイズ特性には優れているが、追従性は好ましくない。すなわち、アナログPLL回路では、電圧制御発振器の発振周波数をウォブル信号の周波数に高速にロックさせる(すなわちクロックをウォブル信号に高速に同期させる)ことが困難であり、それを実現するには、回路規模が全体として大きくならざるを得ず、コストが増大するという問題があった。
【0011】
上記したように、EOR回路は、PLL回路によって生成されるウォブル信号に同期したクロックに基づいてウォブル信号の位相反転を検出する。このため、PLL回路におけるロック時間の遅れは、復調処理の効率を低下させる原因となる。このことは、データの記録又は再生動作時における応答速度を低下させる要因である。
【0012】
本発明はこうした実情に鑑みてなされたものであり、その目的は位相変調によって記録されるアドレス情報の復調処理を効率化することのできるデコード装置を提供することにある。
【0013】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明によれば、アドレス情報を含む所定周波数のウォブル信号から前記アドレス情報を復調するデコード装置は、デジタルPLL回路とアナログPLL回路と復調回路とを備えている。デジタルPLL回路は、第1クロックを発振出力して前記ウォブル信号と前記第1クロックとの位相差をカウントし、そのカウント値に基づいて前記第1クロックを前記ウォブル信号に同期させる。一方、アナログPLL回路は、第2クロックを発振出力して前記ウォブル信号と前記第2クロックとの位相差に応じた制御電圧を生成し、その制御電圧に基づいて前記第2クロックを前記ウォブル信号に同期させる。復調回路は、前記第1及び第2クロックの切り替えが可能に設定され、選択した前記第1及び第2クロックのうち何れか一方を用いて前記ウォブル信号をサンプリングし、前記アドレス情報を復調する。この構成によれば、追従性に優れるデジタルPLL回路の出力と位相ノイズ特性に優れるアナログPLL回路の出力とを利用して、アドレス情報の復調処理を効率的に行うことができる。
【0014】
請求項2に記載の発明によれば、前記デコード装置には、前記ウォブル信号と前記第2クロックとを比較し、前記第2クロックが前記ウォブル信号に同期したことを検出する検出回路が備えられている。そして、前記復調回路は、前記検出回路の検出結果に基づいて、前記第1及び第2クロックのうち何れか一方を選択するようになっている。これにより、アナログPLL回路が未だロックしていない場合にも、アドレス情報を効率良く復調することができる。
【0015】
請求項3に記載の発明によれば、前記復調回路は、前記第2クロックが前記ウォブル信号に同期するまでの期間で前記第1クロックを用いて前記ウォブル信号をサンプリングし、前記第2クロックが前記ウォブル信号に同期した後、前記第2クロックを用いて前記ウォブル信号をサンプリングするようにした。これにより、復調回路は、アナログPLL回路がロックするまで、デジタルPLL回路により生成される第1クロックを用いてアドレス情報を復調する。そして、アナログPLL回路がロックした後は、該アナログPLL回路により生成される第2クロックを用いてアドレス情報を復調する。
【0016】
【発明の実施の形態】
以下、本発明に係るデコード装置を例えばDVD+R/RWのディスク媒体に対応したデータ記録制御装置に備えられるデコード装置に適用した一実施形態について、図面を参照しつつ説明する。
【0017】
本実施形態において、データ記録制御装置の記録対象となるDVD+R/RWには、同ディスク内の案内溝として機能するプリグルーブが螺旋状に形成されている。このプリグルーブには、所定周期の蛇行成分(ウォブル)が形成され、そのウォブル成分から得られるウォブル信号は「817.5kHz」の周波数を有する。また、このプリグルーブには、ウォブル成分に変調を施すことによって、ディスク上の物理的な位置情報(アドレス情報)を表すADIPが例えば8ウォブル周期を一単位として93ウォブル周期毎に書き込まれている(図4(a)〜(c)参照)。
【0018】
図1は、データ記録制御装置におけるデコード装置の構成を示すブロック図である。
【0019】
デコード装置11は、デジタルPLL回路12、アナログPLL回路13、分周器14、検出回路15及び復調回路16を含む。このデコード装置11には、ディスク(本実施形態ではDVD+R/RW)から読み出されたウォブル信号が二値化されてウォブルデータWbl として入力される。このウォブルデータWbl は、その先頭の8周期にADIP(アドレス情報)が重畳された形となっている。
【0020】
デジタルPLL回路12は、第1クロックDpckを発振出力して復調回路16に設けられた第1の位相検出手段としての第1の排他的論理和回路(以下、第1のEORゲート)17へ供給する。これに加え、デジタルPLL回路12は、同回路12の出力信号と再生データ(具体的にはウォブルデータWbl )との位相差をカウントし、そのカウント値に基づいて第1クロックDpckを帰還制御して該第1クロックDpckをウォブルデータWbl に同期させる。
【0021】
アナログPLL回路13は、第2クロックApckを発振出力して復調回路16に設けられた第2の位相検出手段としての第2の排他的論理和回路(以下、第2のEORゲート)18へ供給する。これに加え、アナログPLL回路13は、同回路13の出力信号(正確にはその分周クロックApck1 )と再生データ(具体的にはウォブルデータWbl )との位相差に応じた制御電圧を生成し、その制御電圧に基づいて第2クロックApckを帰還制御して該第2クロックApckをウォブルデータWbl に同期させる。
【0022】
分周器14は、アナログPLL回路13から出力される第2クロックApckを所定の分周比率(本実施形態では1/32)で分周して分周クロックApck1 を生成し、検出回路15、アナログPLL回路13及び復調回路16に供給する。
【0023】
復調回路16は、上記第1及び第2のEORゲート17,18、セレクタ19及び復調部20を備えている。
【0024】
第1のEORゲート17は、ウォブルデータWbl とデジタルPLL回路12から出力される第1クロックDpckとを入力し、該第1クロックDpckに基づいてウォブルデータWbl をサンプリングする。具体的には、ウォブルデータWbl と第1クロックDpckとの排他的論理和を求めることによってウォブルデータWbl に記録されているADIPの位相反転パターンを検出する(図4に示す信号B参照)。即ち、第1のEORゲート17は、ウォブルデータWbl と第1クロックDpckとの位相が一致するか否かを判定して、一致する個所ではLレベル、逆に互いの位相が反転する個所ではHレベルとなる第1検出信号D1を生成する。
【0025】
第2のEORゲート18は、ウォブルデータWbl と分周器14から出力される分周クロックApck1 とを入力し、該分周クロックApck1 に基づいてウォブルデータWbl をサンプリングする。具体的には、ウォブルデータWbl と分周クロックApck1 との排他的論理和を求めることによってウォブルデータWbl に記録されているADIPの位相反転パターンを検出する(図4に示す信号B参照)。即ち、第2のEORゲート18は、ウォブルデータWbl と分周クロックApck1 との位相が一致するか否かを判定して、一致する個所ではLレベル、逆に互いの位相が反転する個所ではHレベルとなる第2検出信号D2を生成する。
【0026】
セレクタ19は、後述する検出回路15からのセレクト信号Sel に応答して、第1及び第2のEORゲート17,18から出力される第1及び第2検出信号D1,D2を選択的に復調部20に出力する。復調部20は、このセレクタ19から出力される信号(第1又は第2検出信号D1,D2)を受け取り、その受け取った信号を基にアドレス情報ADD を復調する。
【0027】
即ち、復調部20は、第1及び第2のEORゲート17,18から出力される第1及び第2検出信号D1,D2を参照して、ADIPが対応している値が「SYNC」,「0」,「1」の何れであるかを判定し、1セクタ分の各ADIPについて、それぞれ対応している値に変換していく。通常、1セクタの先頭の2フレームには、「SYNC」に対応するADIPが付与され、それ以降の2フレーム毎には、「0」又は「1」の何れかに対応するADIPが付与される。したがって、1セクタ(26フレーム)分の各ADIPを対応する値へ逐次変換することで、SYNC及び12ビットのアドレス情報ADD を得ることができる。
【0028】
検出回路15は、ウォブルデータWbl と分周クロックApck1 とを比較し、第2クロックApckがウォブルデータWbl に同期しているか否か、すなわちアナログPLL回路13がロックしたか否かを検出する。そして、その検出結果に応じてセレクト信号Sel を生成し、セレクタ19に出力する。例えば、検出回路15は、アナログPLL回路13がロックした場合にHレベルのセレクト信号Sel を出力し、逆にロックしていない場合にはLレベルのセレクト信号Sel を出力する。
【0029】
図2は、アナログPLL回路13の一構成例を示すブロック図である。
【0030】
アナログPLL回路13は、位相比較器21、チャージポンプ22、ローパスフィルタ(以下、LPF)23及び電圧制御発振器(以下、VCO)24を備えている。
【0031】
位相比較器21の一方の入力端子にはウォブルデータWbl が入力され、他方の入力端子には、VCO24により発振制御される第2クロックApck(アナログPLL回路13の出力)を分周器14により分周した分周クロックApck1 が入力される。位相比較器21は、ウォブルデータWbl と分周クロックApck1 との位相を比較し、該位相差に応じた位相差信号をチャージポンプ22に出力する。チャージポンプ22は、位相比較器21からの位相差信号に応じた電流をLPF23に出力し、LPF23は、チャージポンプ22の出力電流量に応じた電圧をVCO24に出力する。VCO24は、LPF23の出力電圧に応じて発振し、第2クロックApckを生成する。
【0032】
このように構成されたアナログPLL回路13では、位相比較器21からの位相差信号に基づいてチャージポンプ22の出力電流値、LPF23の出力電圧値が変更され、それに応じてVCO24の発振周波数が変更される。アナログPLL回路13は、このようなフィードバック動作を繰り返し行うことにより、VCO24から出力される第2クロックApck(具体的にはその分周クロックApck1 )をウォブルデータWbl に同期させる。
【0033】
図3は、上記デジタルPLL回路12の一構成例を示すブロック図である。
【0034】
デジタルPLL回路12は、カウンタ31、フィルタ32、位相比較カウンタ33、フィルタ34、加算器35及びVCOカウンタ36を含む。
【0035】
カウンタ31は、ウォブルデータWbl の速度(周波数)検出として機能し、入力するウォブルデータWbl の周期をカウントすることによって該ウォブルデータWbl の周波数を検出する。フィルタ32は、カウンタ31の出力を取り込んでフィルタリング処理を施し、加算器35を介してVCOカウンタ36へ出力する。即ち、ウォブルデータWbl の周波数が微小に変化した場合、フィルタ32によって微小変化をキャンセルすることによって、VCOカウンタ36の出力を安定させるようにしている。
【0036】
位相比較カウンタ33は、ウォブルデータWbl とVCOカウンタ36から出力される第1クロックDpckとを入力し、ウォブルデータWbl と第1クロックDpckとの位相を比較する。具体的には、位相比較カウンタ33は、第1クロックDpckの位相がウォブルデータWbl の位相に対してどれだけ進んでいるのか、あるいはどれだけ遅れているのかをカウントし、そのカウント値をフィルタ34に出力する。フィルタ34は、位相比較カウンタ33の出力を取り込んでフィルタリング処理を施し、加算器35を介してVCOカウンタ36へ出力する。このフィルタ34においても、上記フィルタ32と同様に、ウォブルデータWbl と第1クロックDpckとの微小な位相差にVCOカウンタ36の出力が追従しないように設けられている。
【0037】
加算器35は、フィルタ32からの出力とフィルタ34からの出力とを加算し、加算信号をVCOカウンタ36へ出力する。VCOカウンタ36は、加算器35の出力に基づいて第1クロックDpckの周波数及び位相を補正し、第1クロックDpckをウォブルデータWbl に同期させる。
【0038】
このように構成されるデジタルPLL回路12は、アナログPLL回路13に比べて追従性に優れ、第1クロックDpckをウォブルデータWbl に高速にロックさせることができる。すなわち、デジタルPLL回路12は、アナログPLL回路13がウォブルデータWbl に同期した第2クロックApckを生成するよりも早く、第1クロックDpckをウォブルデータWbl に同期させる。
【0039】
次に、本実施形態のデコード装置11の動作について説明する。
【0040】
今、ディスクから読み取られて二値化されたウォブルデータWbl がデコード装置11に入力され、デジタルPLL回路12及びアナログPLL回路13が、そのウォブルデータWbl に同期した第1及び第2クロックDpck,Apckを生成する。
【0041】
第1及び第2のEORゲート17,18は、第1及び第2クロックDpck,Apckに基づいて、ウォブルデータWbl に記録されているADIPの位相反転パターンをそれぞれ検出し、それによって生成した第1及び第2検出信号D1,D2をセレクタ19に出力する。
【0042】
このとき、セレクタ19は、検出回路15から出力される例えばLレベルのセレクト信号Sel に応答して、第1のEORゲート17から出力される第1検出信号D1を選択する。復調部20は、その第1検出信号D1に基づいてアドレス情報ADD を復調する。
【0043】
検出回路15は、アナログPLL回路13から出力される第2クロックApckがウォブルデータWbl に同期したか否か、すなわちアナログPLL回路13がロックしたか否かを検出し、該アナログPLL回路13がロックするときHレベルのセレクト信号Sel をセレクタ19に出力する。
【0044】
セレクタ19は、そのHレベルのセレクト信号Sel に応答して、第2のEORゲート18から出力される第2検出信号D2を選択する。これにより、復調部20は、その第2検出信号D2に基づいてアドレス情報ADD を復調する。
【0045】
このように、本実施形態のデコード装置11では、アナログPLL回路13がロックするまでは、デジタルPLL回路12により生成される第1クロックDpckに従って検出される位相反転パターンに基づいてアドレス情報ADD が復調される。そして、アナログPLL回路13がロックした後は、同アナログPLL回路により生成される第2クロックApck(具体的にはその分周クロックApck1 )に従って検出される位相反転パターンに基づいてアドレス情報ADD が復調される。
【0046】
以上記述した本実施形態によれば、以下の効果を奏する。
【0047】
(1)デコード装置11は、アナログPLL回路13がロックするまで、デジタルPLL回路12により生成される第1クロックDpckに従って検出したADIPの位相反転パターンからアドレス情報ADD を復調する。そして、アナログPLL回路13がロックした後は、第2クロックApckに従って検出したADIPの位相反転パターンからアドレス情報ADD を復調する。この構成によれば、第2クロックApckがウォブルデータWbl にロックするまでは、追従性に優れるデジタルPLL回路12の出力を利用し、ロックした後は、位相ノイズ特性に優れるアナログPLL回路13の出力を利用してアドレス情報ADD の復調を行うことができる。これにより、ウォブルデータWbl に記録されているアドレス情報ADD を効率良く復調することが可能である。
【0048】
(2)本実施形態では、アナログPLL回路13の面積が増大することを抑止できるため、デコード装置11全体としての回路規模が増大することもない。
【0049】
尚、上記実施形態は、以下のように変更して実施してもよい。
【0050】
・デコード装置11に備えるデジタルPLL回路12及びアナログPLL回路13としては、図1及び図2に示す構成に限定されるものではない。例えば、図1において、アナログPLL回路13が分周器14を含む形態としてもよい。
【0051】
・検出回路15によってアナログPLL回路13がロックしたかどうかを検出する方法は、本実施形態の態様に限定されない。例えば、検出回路15は、ウォブルデータWbl とアナログPLL回路13からから出力される第2クロックApckとを比較することにより、ロックしたか否かを検出するようにしてもよい。
【0052】
・本実施形態では、アナログPLL回路13のチャージポンプ22として電流出力タイプを例示したが、これに限られるものではなく、電圧出力タイプであってもよい。
【0053】
・本実施形態では、記録対象とするディスク媒体をDVD+R/RWとしたが、これらのディスク媒体のみに限定されるものではない。
【0054】
上記実施形態から把握できる技術思想を以下に記載する。
【0055】
(イ)前記復調回路は、
前記第1クロックに基づいて前記ウォブル信号の位相反転を検出する第1の位相検出手段と、
前記第2クロックに基づいて前記ウォブル信号の位相反転を検出する第2の位相検出手段と、
を含むことを特徴とする請求項1乃至3の何れか一項記載のデコード装置。
【0056】
(ロ)前記復調回路は、
前記第1及び第2の位相検出手段の出力をそれぞれ入力し、前記検出回路の検出結果に応答して前記第1及び第2クロックのうち何れか一方を選択するセレクタをさらに含むことを特徴とする(イ)記載のデコード装置。
【0057】
(ハ)前記アナログPLL回路は、
前記ウォブル信号と前記第2クロックを所定の分周比率で分周した分周クロックとの位相差に応じた位相差信号を出力する位相比較器と、
前記位相差信号に応じた電流を出力するチャージポンプと、
前記チャージポンプの出力電流に応じた電圧を出力するローパスフィルタと、
前記ローパスフィルタの出力電圧に応じて発振し、前記第2クロックを出力する電圧制御発振器と、を備え、
前記検出回路は、前記ウォブル信号と前記分周クロックとに基づいて前記アナログPLL回路がロックしたか否かを検出することを特徴とする請求項2,3,(イ),(ロ)の何れか一記載のデコード装置。
【0058】
【発明の効果】
以上記述したように、本発明によれば、位相変調によって記録されるアドレス情報の復調処理を効率化し得るデコード装置を提供することができる。
【図面の簡単な説明】
【図1】データ記録制御装置に備えられるデコード装置の一実施形態を示すブロック図。
【図2】同実施形態におけるアナログPLL回路の一構成例を示すブロック図。
【図3】同実施形態におけるデジタルPLL回路の一構成例を示すブロック図。
【図4】再生信号の一例を示す波形図であり、(a)はSYNCパターン、(b)はビット値「0」に対応したパターン、(c)はビット値「1」に対応したパターンを示す。
【符号の説明】
Wbl …ウォブル信号を二値化したウォブルデータ、Dpck…第1クロック、Apck…第2クロック、ADD …アドレス情報、11…デコード装置、12…デジタルPLL回路、13…アナログPLL回路、15…検出回路、16…復調回路。
Claims (3)
- アドレス情報を含む所定周波数のウォブル信号から前記アドレス情報を復調するデコード装置であって、
第1クロックを発振出力して前記ウォブル信号と前記第1クロックとの位相差をカウントし、そのカウント値に基づいて前記第1クロックを前記ウォブル信号に同期させるデジタルPLL回路と、
第2クロックを発振出力して前記ウォブル信号と前記第2クロックとの位相差に応じた制御電圧を生成し、その制御電圧に基づいて前記第2クロックを前記ウォブル信号に同期させるアナログPLL回路と、
前記ウォブル信号をサンプリングして前記アドレス情報を復調する復調回路とを備え、
前記復調回路は、前記第1及び第2クロックの切り替えが可能に設定され、選択した前記第1及び第2クロックのうち何れか一方を用いて前記ウォブル信号をサンプリングすることを特徴とするデコード装置。 - 前記ウォブル信号と前記第2クロックとを比較し、前記第2クロックが前記ウォブル信号に同期したことを検出する検出回路をさらに備え、前記復調回路は、前記検出回路の検出結果に応答して、前記第1及び第2クロックのうち何れか一方を選択することを特徴とする請求項1記載のデコード装置。
- 前記復調回路は、前記第2クロックが前記ウォブル信号に同期するまでの期間で前記第1クロックを用いて前記ウォブル信号をサンプリングし、前記第2クロックが前記ウォブル信号に同期した後、前記第2クロックを用いて前記ウォブル信号をサンプリングすることを特徴とする請求項1又は2記載のデコード装置。
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