KR100335442B1 - 디지털 클럭 복원 회로 및 방법 - Google Patents

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Abstract

디지털 클럭 복원 회로 및 방법이 개시되어 있다. 본 발명의 회로는 입력되는 아날로그 신호를 디지털 데이터로 변환하되, 입력 신호의 중심값을 추종하는 이치화 레벨에 의해 보정된 디지털 데이터를 제공하는 아날로그/디지털(A/D) 변환 및 비대칭성 보정기, 보정된 디지털 데이터로부터 주파수 에러를 검출하는 주파수 에러 검출기, 보정된 디지털 데이터로부터 위상 에러를 검출하는 위상 에러 검출기, 주파수 에러와 위상 에러를 전압 제어 발진기의 제어 전압으로 제공하는 디지털 저역 통과 필터를 포함하여, 입력신호를 A/D 변환을 거친 디지털 데이터의 비대칭성을 보정하는 비대칭성 보정기, 위상 에러 검출기 및 저역 통과 필터를 디지털 회로로 구현하여 시스템 클럭 신호를 생성함으로써 기존보다 민감하게 입력 신호의 비대칭성을 추종할 수 있고, 다양한 디스크에 대응하여 안정적으로 시스템 클럭 신호를 생성함으로써 시스템의 신뢰성이 향상된다.

Description

디지털 클럭 복원 회로 및 방법{Circuit and method for recovering digital clock}
본 발명은 클럭 복원 분야에 관한 것으로, 특히 광디스크 기록 및/또는 재생 장치에 있어서 디지털 클럭 복원 회로 및 방법에 관한 것이다.
CD(Compact Disc) 또는 DVD(Digital Versatile Disc)와 같은 광디스크 기록 및/또는 재생 장치에 있어서 재생 신호에 동기를 맞추어 주는 과정이 필요하며, 이 과정을 실행하는 회로가 위상 제어 루프(Phase Locked Loop:PLL) 회로이다.
일반적인 위상 제어 루프는 입력 신호에 대해 일정한 주파수로 발진하는 전압제어발진기(Voltage Controlled Oscillator: VCO)에서 시스템 클럭 신호를 생성한 다음 이 클럭 신호의 주파수를 가변시켜 입력 신호와 동기를 맞추는 방법으로 제어를 하고 있다. 그러나, 위상 제어만으로는 제어상에 한계가 있기 때문에 일반적으로는 VCO의 발진 주파수와 입력 신호의 주파수차를 계산해서 주파수 추적을 먼저 행한 다음에 입력 신호의 주파수와 VCO의 발진 주파수의 차이가 소정 범위내에 있으면 위상 제어를 시작하는 구조를 가지고 있다.
위상 제어 루프를 이용해서 구현한 종래의 광디스크의 클럭 복원 회로는 도 1에 도시되어 있으며, 이치화 회로(110), 주파수 검출기(120), 위상 에러 검출기(130), 저역 통과 필터(LPF: 140) 및 전압 제어 발진기(Voltage Controlled Oscillator: 150)로 구성되어 있다.
도 1에 있어서, 광디스크(100)에서 읽어들인 신호는 아날로그 신호인 데 일 예로 비교기로 구성되는 이치화 회로(110)에서 광디스크(100)로부터 읽혀진 신호와 이치화 레벨과 비교해서 이치화된 신호를 제공한다. 주파수 에러 검출기(120)는 이치화된 신호와 VCO(150)에서 생성된 시스템 클럭 신호와의 주파수 차이를 검출해서 저역 통과 필터(140)에 제공하면, 저역 통과 필터(140)는 주파수 차이에 해당하는 제어 전압을 VCO(150)에 제공한다. 위상 에러 검출기(130)는 주파수 에러 검출기(120)에서 검출된 주파수 차이가 소정 범위내에 있으면 이치화된 신호와 시스템 클럭 신호와의 위상 차이를 검출해서 저역 통과 필터(140)에 제공하면 저역 통과 필터(140)는 위상 차이에 해당하는 제어 전압을 VCO(150)에 제공한다.VCO(150)는 저역 통과 필터(140)로부터 제공되는 제어 전압 신호에 따라 입력 신호에 동기된 시스템 클럭 신호를 발생한다.
종래에는 이치화 회로(110)와 저역 통과 필터(140)가 모두 아날로그로 구현되어 있어서 이 저역 통과 필터(140)를 통과하면서 생기는 잡음때문에 성능이 떨어질 뿐만아니라 이치화 회로(110)에서 이치화 레벨을 입력 신호에 대응하여 보정하는 기능과 저역 통과 필터(140)의 배속 대응 기능을 아날로그 필터로 구현하기가 어렵다는 단점을 가지고 있다.
즉, 이치화 회로(110)에서 광디스크에서 읽어낸 신호를 이치화하기 위해서는 입력되는 아날로그 신호의 중심값(center value)을 추종하는 회로를 저역 통과 필터를 사용해서 구현해야 하는 데 아날로그 필터를 사용할 경우 주파수 대역을 마음대로 바꿀 수 없을 뿐만 아니라 아무리 정교한 필터를 꾸민다고 하더라도 신호에 노이즈가 혼입된다는 단점을 가지고 있다.
특히, 최근 주목받고 있는 PRML(Partial Response Maximum Likelyhood) 방식을 채용하는 이치화 회로의 경우는 아날로그 신호를 A/D(Analog-to-Digital) 변환하여 얻어진 샘플링된 데이터를 이용해서 입력 신호의 통계적 특성에 가장 알맞는 이진 신호를 출력하는 구조를 가지고 있는 데 이를 위해서는 아날로그 신호의 중심값을 A/D 변환을 통해 얻어진 샘플링값을 사용해서 보정해주는 기능 및 보정된 아날로그 신호의 중심값을 이용해서 동기화를 이루는 기능이 필요한 데 아날로그 구성으로는 이러한 기능을 구현하기 힘들다는 단점이 있다.
또한, 주파수 에러와 위상 에러를 VCO(150)의 제어 전압으로서 제공하는 저역 통과 필터(140) 역시 아날로그로 구현될 경우 주파수 대역을 마음대로 바꿀 수 없을 뿐만아니라 신호에 노이즈가 혼입되는 문제가 있기 때문에 최근 개발되고 있는 고배속 대응 광디스크 제품에 적용하기 힘들다는 단점을 가지고 있다.
상기한 문제점들을 해결하기 위하여, 본 발명의 목적은 기존의 아날로그 구성으로 구현된 이치화 회로와 저역 통과 필터를 디지털 구성으로 구현하여 배속 대응과 노이즈 특성이 좋은 디지털 클럭 복원 회로를 제공하는 데 있다.
본 발명의 다른 목적은 광디스크에서 읽어들인 아날로그 신호를 비대칭성을 보정해서 이치화하고, 보정된 이치화된 신호를 디지털 신호 처리해서 클럭을 복원하는 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위하여, 본 발명에 의한 디지털 클럭 복원 회로는 입력 신호에 동기된 시스템 클럭 신호를 복원하는 회로에 있어서: 입력되는 아날로그 신호를 디지털 데이터로 변환하되, 입력 신호의 중심값을 추종하는 이치화 레벨에 의해 보정된 디지털 데이터를 제공하는 아날로그/디지털(A/D) 변환 및 비대칭성 보정기, 보정된 디지털 데이터로부터 주파수 에러를 검출하는 주파수 에러 검출기, 보정된 디지털 데이터로부터 위상 에러를 검출하는 위상 에러 검출기, 주파수 에러와 위상 에러를 제어 전압으로 제공하는 디지털 저역 통과 필터 및 제어 전압에 따라 주파수와 위상을 가변시킨 시스템 클럭 신호를 생성하여 각 구성 요소의 구동 클럭 신호로서 제공하는 클럭 발생기를 포함함을 특징으로 하고 있다.
상기한 다른 목적을 달성하기 위하여, 본 발명에 의한 디지털 클럭 복원 방법은 위상 제어 루프에 의해 입력 신호에 동기된 시스템 클럭 신호를 복원하는 방법에 있어서: 입력되는 아날로그 신호를 디지털 데이터로 변환하되, 입력 신호의 중심값을 추종하는 이치화 레벨에 의해 보정된 디지털 데이터를 제공하는 단계; 보정된 디지털 데이터로부터 주파수 에러를 검출하는 단계; 보정된 디지털 데이터로부터 위상 에러를 검출하는 단계; 및 주파수 에러와 위상 에러를 저주파 필터링하여 전압 제어 발진기의 제어 전압으로 제공하는 단계를 포함함을 특징으로 하고 있다.
도 1은 종래의 클럭 복원 회로의 블록도이다.
도 2는 본 발명에 의한 디지털 클럭 복원 회로의 일 실시예에 따른 블록도이다.
도 3은 도 2에 도시된 비대칭성 보정기의 상세 블록도이다.
도 4는 본 발명에 의한 위상 에러 검출 원리를 설명하기 위한 도면이다.
도 5는 도 2에 도시된 위상 에러 검출기의 상세 블록도이다.
도 6은 도 2에 도시된 디지털 저역 통과 필터의 상세 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 디지털 클럭 복원 회로 및 방법의 바람직한 실시예를 설명하기로 한다.
본 발명에 의한 디지털 클럭 복원 회로의 일 실시예에 따른 블록도인 도 2에 있어서, A/D 변환기(210)는 광디스크(200)에서 읽혀진 아날로그 신호를 디지털 데이터로 변환한다. 비대칭성 보정기(220)는 최적의 상태로 이치화를 할 수 있도록 입력 신호의 통계적 특성에 따라 보정된 이치화 레벨을 생성하고, 보정된 이치화 레벨에 따라 A/D 변환기(210)로부터 제공되는 디지털 데이터의 이치화 레벨을 보정하여 주파수 에러 검출기(230) 및 위상 에러 검출기(240)에 제공한다.
주파수 에러 검출기(230)는 비대칭성 보정기(220)를 통해 제공되는 입력 신호와 VCO(270)에서 생성되는 시스템 클럭 신호간의 주파수 차이를 구해서 주파수 에러 신호를 제공한다. 디지털 회로로 구성된 주파수 에러 검출기의 일 예는 동출원인에 의해 1998년 7월 15일에 '디지털 위상 제어 루프에서의 주파수 검출 장치및 방법'의 제목으로 출원된 대한민국 특허출원번호 제98-28695호에 개시되어 있다.
위상 에러 검출기(240)는 주파수 에러 검출기(230)의 출력에 따라 시스템 클럭 신호가 입력 신호에 어느 정도 가깝게 동기가 맞추어지면 미세한 위상 차이를 구해서 정확히 입력 신호와 시스템 클럭 신호를 서로 동기시킨다.
즉, 주파수 에러 검출기(230)로부터 제공되는 주파수 에러 신호가 먼저 디지털 저역 통과 필터(250)에 제공되고, 시스템 클럭 신호와 입력 신호의 주파수 차이가 소정 범위내에 있으면 위상 에러 검출기(240)로부터 제공되는 위상 에러 신호가 디지털 저역 통과 필터(250)에 제공된다.
디지털 저역 통과 필터(250)는 에러 신호를 디지털 전압 데이터로 변환하고, D/A 변환기(260)는 디지털 전압 데이터를 아날로그 전압 신호로 변환해서 VCO(270)의 제어 전압 신호로서 제공한다. VCO(270)는 제어 전압 신호에 따라 입력 신호에 동기된 기준 주파수의 시스템 클럭 신호를 발생시켜서 도면으로는 도시되지 않았지만 A/D 변환기(210), 비대칭성 보정기(220), 주파수 에러 검출기(230), 위상 에러 검출기(240), 디지털 저역 통과 필터(250)에 구동 클럭 신호로 제공한다.
도 3은 도 2에 도시된 비대칭성 보정기(220)의 상세 회로도로서, 부호 판단기(221), 업/다운 카운터(222), 비교기(223), 이치화 레벨 발생기(224) 및 가산기(225)로 구성된다.
도 3에 있어서, 부호 판단기(221)는 도 2에 도시된 A/D 변환기(210)로부터 제공되는 디지털 데이터의 부호가 포지티브(positive)인지 또는네가티브(negative)인지를 판단해서 부호 판단 결과를 업/다운 카운터(222)로 제공한다.
업/다운 카운터(222)는 부호 판단기(221)의 부호 판단 결과가 포지티브인 경우 카운트값을 계속 증가시키고 네가티브인 경우는 카운트값을 계속 감소시키는 역할을 한다. 입력 신호의 통계적 특성에 따라 A/D 변환을 통해 얻어진 샘플링 데이터가 이치화 레벨에서 포지티브 또는 네가티브 방향의 한쪽으로 더 치우친 상태로 입력되면 샘플링 데이터의 부호(sign)는 포지티브 또는 네가티브쪽이 상대적으로 많이 검출된다. 결국 업/다운 카운터(222)는 입력 신호의 비대칭성에 따라 카운트값이 증가하거나 감소하게 된다. 비교기(223)는 업/다운 카운터(222)의 카운트값이 임계치 이상 증가하거나 감소하는지를 비교해서, 증가치 또는 감소치를 이치화 레벨 발생기(224)에 제공한다.
이치화 레벨 발생기(224)는 비교기(223)로부터 제공되는 증가치 또는 감소치에 따라 부호 판별 레벨용 이치화 레벨을 보정해서 보정된 이치화 레벨을 발생한다. 가산기(225)는 보정된 이치화 레벨과 입력 신호인 A/D 변환기(210)로부터 제공되는 샘플링 데이터를 가산해서 보정된 디지털 데이터를 주파수 검출기(230) 및 위상 에러 검출기(240)에 제공함으로써 입력 신호의 비대칭성이 보정된다. 이 가산기(225)는 보정기로 지칭될 수 있고, 비교기(223)는 이치화 레벨 생성기(224) 내부에 구성될 수 있다.
한편, 위상 에러는 시스템 클럭 신호와 입력 신호와의 동기가 얼마나 차이가 있는가를 나타낸다. 위상 에러 검출의 원리는 도 4에 도시된 바와 같이, 만약 입력신호와 시스템 클럭 신호가 정확히 동기되어 있다면 샘플링되는 시점에서의 신호는 정확히 0을 가리키고 있지만 위상 에러가 있는 경우는 부호가 바뀌는 시점에서 신호가 정확이 0을 가리키지 않는다. 따라서, 위상 에러가 있는 경우는 부호가 바뀌는 시점 전후의 데이터를 입력하여 절대값을 취한 다음 절대값이 작은 데이터를 위상 에러로 출력한다. 즉, 부호가 바뀌는 두 시점에서의 절대값이 작은 샘플링 데이터값이 위상 에러가 된다.
도 4에 도시된 바와 같이 실질적으로 위상 에러값은 b'에 해당하는 값이며, 부호가 바뀌는 시점에서 신호가 선형적이라고 가정하면 b'의 값을 직접 알 수는 없다. 하지만 삼각형 abc와 삼각형 a'b'c'가 닯은 꼴이기 때문에 a'의 값(샘플링 데이터값)을 대신 취해서 위상 에러의 값으로 사용할 수 있다.
도 5는 도 2에 도시된 위상 에러 검출기(240)의 상세 블록도로서, 제1 및 제2 절대치 회로(241,243), 지연기(242), 비교기(244), 반전기(245) 및 선택기(246)로 구성된다.
제1 절대치 회로(241)는 도 2에 도시된 비대칭성 보정기(220)로부터 부호가 바뀌는 시점에서 샘플링 데이터 A(N)를 입력하여 샘플링 데이터 A(N)의 절대값을 제공하고, 제2 절대치 회로(243)는 지연기(242)를 통해 제공되는 비대칭성 보정기(220)로부터 부호가 바뀌는 시점에서의 이전 샘플링 데이터 A(N-1)를 입력하여 이전 샘플링 데이터 A(N-1)의 절대값을 제공한다. 지연기(242)는 일 예로서 1 클럭 지연하는 디플립플롭으로 구성될 수 있다.
비교기(244)는 제1 절대값 회로(241)로부터 제공되는 A(N)의 절대값과 제2절대값 회로(243)로부터 제공되는 A(N-1)의 절대값을 비교해서 절대값이 작은 신호가 선택되도록 선택 제어 신호를 선택기(246)에 제공한다. 예를 들어 A(N)의 절대값이 작으면 로직 '로우' 신호를 제공하고, A(N-1)의 절대값이 작으면 로직 '하이' 신호를 제공한다.
선택기(246)는 비교기(244)로부터 제공되는 선택 제어 신호에 따라 즉, 선택 제어 신호가 A(N)의 절대값이 작다는 로직 '로우' 신호가 제공되면 반전기(245)로부터 제공되는 부호가 항상 네가티브인 A(N)의 절대값을 위상 에러로 출력하고, 선택 제어 신호가 A(N-1)의 절대값이 작다는 로직 '하이' 신호가 제공되면 제2 절대치 회로(243)로부터 제공되는 A(N-1)의 절대값을 위상 에러로 출력한다. 이 반전기(245)는 일 예로 A(N)의 절대값과 '-1'의 값을 승산하는 승산기로 구성될 수 있다.
즉, 위상 에러값이 샘플링 데이터 A(N)에서 검출되었으면, 입력 신호의 위상이 시스템 클럭 신호의 위상보다 앞서기 때문에 시스템 클럭 신호의 주기가 늘어나도록 위상 에러에 해당하는 A(N)의 절대값의 부호를 네가티브로 바꾸어서 도 2에 도시된 디지털 저역 통과 필터(250)와 D/A 변환기(260)를 통해 VCO(270)의 제어 전압으로 제공한다. 위상 에러값이 이전 샘플링 데이터 A(N-1)에서 검출되었으면 입력 신호의 위상이 시스템 클럭 신호의 위상보다 뒤쳐지기 때문에 시스템 클럭 신호의 주기가 빨라지도록 A(N-1)의 절대값의 부호를 바꾸지 않고 디지털 저역 통과 필터(250)와 D/A 변환기(260)를 통해 VCO(270)의 제어 전압으로 제공한다.
도 6은 도 2에 도시된 디지털 저역 통과 필터(250)의 상세 회로도로서, 제1및 제2 디지털 필터(251,255), 제1, 제2 및 제3 디플립플롭(252,256,259), 제1 및 제2 승산기(253,257), 제1 및 제2 가산기(254,258)로 구성된다.
도 6에 있어서, 도 2에 도시된 위상 에러 검출기(240)로부터 제공되는 위상 에러 신호는 제1 및 제2 디지털 필터(251,255)에 제공되고, 주파수 에러 검출기(230)로부터 제공되는 주파수 에러 신호는 제1 가산기(254)의 제1 입력단에 제공된다.
위상 에러 신호는 두 단계의 제1 및 제2 디지털 필터(251,255)를 통과하게 되는 데 이 디지털 필터들은 단순한 저역 통과 필터로서 위상 에러 신호를 저주파 필터링하여 파형을 부드럽게 만드는 역할을 한다. 제1 및 제2 디지털 필터(251,255)는 각각 위상 에러를 일단으로 입력하는 가산기, 가산기의 출력을 소정의 시정수와 승산하는 승산기, 승산기의 출력을 1 클럭 지연해서 가산기의 타단으로 피드백 입력하는 디플립플롭으로 구성된 1차 IIR(Infinite Impulse Response) 필터 형태를 갖는다.
제1 디지털 필터(251)에 의해 저주파 필터링을 거치지 않고, 위상 에러 신호가 바로 도 2에 도시된 D/A 변환기(260)를 통해 VCO(270)에 제공되는 경우는 VCO(270)가 너무 민감하게 반응하기 때문에 시스템 전체가 불안해지는 요소로 작용할 수 있다. 따라서, 저역 통과 필터를 사용해서 시스템이 불안하지 않도록 하면서 위상 에러를 최소화하는 방향으로 k의 시정수 값을 조정하게 되면 시스템을 안정화시킬 수 있다. 일반적으로 제1 디지털 필터(251)에 사용되는 시정수 k의 값은 1/2, 3/4, 7/8, 15/16과 같이 1-1/2N의 형태를 가진다.
이때, 1 클럭 지연하는 제1 디플립플롭(252)을 통해 제공되는 제1 디지털 필터(251)의 출력 신호에 대해 제1 승산기(253)에서 k1 시정수를 곱해주어야 전체 이득이 1인 시스템으로 구현되는 데 이 경우 시정수 k1은 1/2,1/4,1/8,1/16과 같이 1/2N의 형태를 가지게 된다. 제1 승산기(253)의 출력은 제1 가산기(254)의 제2 입력에 제공된다.
한편, 제2 디지털 필터(255)는 제1 디지털 필터(251)와 마찬가지로 저역 통과 필터의 역할을 하지만 필터(255)의 출력을 이전 신호와 더하는 구조로 되어 있기 때문에 위상 에러 신호를 시간에 따라 누적시키고 있다. 즉, 제2 디지털 필터(255)의 출력은 1 클럭 지연하는 제2 디플립플롭(256)을 통해 제2 승산기(257)에서 k3 시정수와 승산되어 제2 가산기(258)의 일단에 제공된다. 제2 가산기(258)는 제2 승산기(257)의 출력과 타단으로 입력되는 누적 연산 역할을 하는 제3 디플립플롭(259)의 출력을 가산해서 제1 가산기(254)의 제3 입력단과 제 3 디플립플롭(259)에 동시에 제공한다. 여기서, 제2 디지털 필터(255)의 k2 시정수는 제1 디지털 필터(251)의 시정수 k와 마찬가지로 1-1/2N의 형태를 가지고, 제2 승산기(257)에서 사용되는 시정수 k3은 제1 승산기(253)에서 사용되는 시정수 k1과 마찬가지로 1/2N의 형태를 가지며, 이때 시정수 k3는 옵셋 보정을 위해 사용되어야 하므로 k1보다 아주 작은 값으로 설정된다.
결론적으로 제2 디지털 필터(255), 제2 디플립플롭(256), 제2 승산기(257), 제2 가산기(258), 제3 디플립플롭(259)은 입력되는 위상 에러 신호를 사용해서 직류 옵셋 변화를 미세하게 추종해서 시스템 전체의 직류 옵셋 전압을 바꾸는 역할을 한다.
본 발명의 디지털 저역 통과 필터는 도 6에 도시된 구조 뿐만아니라 아래 수학식 1과 같은 필터 특성을 갖는 어떠한 필터로로 구현되며, 일반적인 IIR(Infinite Impulse Response)의 형태를 가지는 디지털 필터로 구현할 수 있다.
여기서, X(z)는 입력 신호, Y(z)는 출력 신호이며, H(z)는 z-변환(transform)에 의한 전달 함수이다.
본 발명은 광디스크 시스템의 클럭 복원 회로 뿐만 아니라 위상 제어 루프를 사용하는 디지털 기기의 클럭 복원 회로에 광범위하게 적용될 수 있다.
본 발명은 입력신호를 A/D 변환을 거친 디지털 데이터의 비대칭성을 보정하면서 시스템 클럭 신호를 생성함으로써 기존보다 민감하게 입력 신호의 비대칭성을 추종할 수 있고, 다양한 디스크에 대응하여 안정적으로 시스템 클럭 신호를 생성함으로써 시스템의 신뢰성이 높아지는 장점이 있다.
본 발명은 입력 신호의 이치화와 위상 에러 검출을 디지털화함으로써 노이즈에 강하고 오동작의 우려가 없다. 또한, 본 발명은 디지털 저역 통과 필터를 사용함으로써 광디스크의 배속이 바뀌더라도 필터의 구조가 배속 변환에 따라 바뀔 필요가 없으며 노이즈에도 강하다.

Claims (16)

  1. 입력 신호에 동기된 시스템 클럭 신호를 복원하는 회로에 있어서:
    입력되는 아날로그 신호를 디지털 데이터로 변환하기 위한 아날로그/디지털(A/D) 변환기;
    입력 신호의 중심값을 추종하는 이치화 레벨에 의해 보정된 디지털 데이터를 제공하는 비대칭성 보정기;
    상기 보정된 디지털 데이터로부터 주파수 에러를 검출하는 주파수 에러 검출기;
    상기 보정된 디지털 데이터로부터 위상 에러를 검출하는 위상 에러 검출기;
    상기 주파수 에러와 상기 위상 에러를 제어 전압으로 제공하는 디지털 저역 통과 필터; 및
    상기 제어 전압에 따라 주파수와 위상을 가변시킨 시스템 클럭 신호를 생성하여 상기 각 구성 요소의 구동 클럭 신호로서 제공하는 클럭 발생기를 포함하는 디지털 클럭 복원 회로.
  2. 제1항에 있어서, 상기 A/D 변환 및 비대칭성 보정기는,
    입력되는 아날로그 신호를 디지털 데이터로 변환하는 A/D 변환기;
    상기 A/D 변환기로부터 제공되는 디지털 데이터의 부호(sign)가 포지티브인지 또는 네가티브인지를 판단해서 부호 판단 결과를 제공하는 부호 판단기;
    상기 부호 판단기의 부호 판단 결과가 포지티브인 경우 카운트값을 계속 증가시키고 네가티브인 경우는 카운트값을 계속 감소시켜 입력 신호의 비대칭성에 따라 카운트값이 증가하거나 감소하는 업/다운 카운터;
    상기 업/다운 카운터의 카운트값이 임계치 이상 증가하거나 감소하는지를 비교해서, 증가치 또는 감소치에 따라 부호 판별 레벨용 이치화 레벨을 보정해서 보정된 이치화 레벨을 발생하는 이치화 레벨 발생기; 및
    상기 보정된 이치화 레벨과 입력 신호인 상기 A/D 변환기로부터 제공되는 디지털 데이터를 가산해서 입력 신호의 비대칭성이 보정된 디지털 데이터를 제공하는 보정기를 포함하는 디지털 클럭 복원 회로.
  3. 제1항에 있어서, 상기 위상 에러 검출기는,
    상기 A/D 변환 및 비대칭성 보정기로부터 제공되는 부호가 바뀌는 시점에서의 샘플링 데이터('제1 샘플링 데이터')를 입력하여 제1 샘플링 데이터의 절대값을 제공하는 제1 절대치 회로;
    상기 A/D 변환 및 비대칭성 보정기로부터 부호가 바뀌는 시점에서의 이전 샘플링 데이터('제2 샘플링 데이터')를 입력하여 제2 샘플링 데이터의 절대값을 제공하는 제2 절대치 회로; 및
    상기 제1 및 제2 샘플링 데이터의 절대값 중에서 상기 제1 샘플링 데이터의 절대값이 작으면 부호가 항상 네가티브인 제1 샘플링 데이터의 절대값을 위상 에러로 출력하고, 상기 제2 샘플링 데이터의 절대값이 작으면 제2 샘플링 데이터의 절대값을 위상 에러로 출력하는 검출기를 포함하는 디지털 클럭 복원 회로.
  4. 제3항에 있어서, 상기 검출기는,
    상기 제1 샘플링 데이터의 절대값과 제2 샘플링 데이터의 절대값을 비교해서 절대값이 작은 샘플링 데이터가 선택되도록 선택 제어 신호를 발생하는 비교기;
    상기 제1 샘플링 데이터의 절대값의 부호를 네가티브로 변환하는 반전기; 및
    상기 비교기로부터 제공되는 선택 제어 신호에 따라 상기 반전기로부터 제공되는 부호가 네가티브인 제1 샘플링 데이터의 절대값을 위상 에러로 출력하거나 상기 제2 절대치 회로로부터 제공되는 제2 샘플링 데이터의 절대값을 위상 에러로 출력하는 선택기를 포함하는 디지털 클럭 복원 회로.
  5. 제1항에 있어서, 상기 디지털 저역 통과 필터는,
    상기 위상 에러 신호를 저주파 필터링하고, 제1 시정수를 사용하는 제1 디지털 필터; 및
    전체 이득이 1인 시스템으로 구현하기 위한 제2 시정수를 상기 제1 디지털 필터의 출력과 승산하는 승산기를 포함하는 디지털 클럭 복원 회로.
  6. 제5항에 있어서, 상기 디지털 저역 통과 필터는,
    상기 위상 에러 신호를 이용해서 직류 옵셋 변화를 미세하게 추종해서 시스템 전체의 직류 옵셋 전압을 제어하기 위한 옵셋값을 제공하는 옵셋 제어기; 및
    상기 주파수 에러, 상기 제1 승산기의 출력과 상기 옵셋값을 합산하여 제어 전압으로서 상기 클럭 발생기에 제공하는 합산기를 더 포함하는 디지털 클럭 복원 회로.
  7. 제6항에 있어서, 상기 옵셋 제어기는,
    상기 위상 에러 신호를 저주파 필터링하고, 제3 시정수를 사용하는 제2 디지털 필터;
    전체 이득이 1인 시스템으로 구현하기 위한 제4 시정수를 상기 제2 디지털 필터의 출력과 승산하는 제2 승산기; 및
    상기 제2 승산기의 출력과 이전 출력을 가산하여 저역 필터링된 위상 에러 신호를 시간에 따라 누적시키는 누적기를 포함하는 디지털 클럭 복원 회로.
  8. 제7항에 있어서, 상기 제1 및 제2 디지털 필터는 각각
    상기 위상 에러를 일단으로 입력하는 가산기;
    상기 가산기의 출력을 소정의 시정수와 승산하는 승산기; 및
    상기 승산기의 출력을 1 클럭 지연해서 가산기의 타단으로 피드백 입력하는 지연기를 포함한 1차 IIR(Infinite Impulse Response) 필터 형태를 갖는 것을 특징으로 하는 디지털 클럭 복원 회로.
  9. 제7항에 있어서, 상기 제1 시정수와 상기 제3 시정수는 1-1/2N의 형태를 가지고, 제2 및 제4 시정수는 1/2N의 형태를 가지는 것을 특징으로 하는 디지털 클럭 복원 회로.
  10. 제1항에 있어서, 상기 디지털 저역 통과 필터는 아래의 필터 특성을 갖도록 구현된 것을 특징으로 하는 디지털 클럭 복원 회로.
    여기서, X(z)는 입력 신호, Y(z)는 출력 신호이며, H(z)는 z-변환(transform)에 의한 전달 함수이다.
  11. 위상 제어 루프에 의해 입력 신호에 동기된 시스템 클럭 신호를 복원하는 방법에 있어서:
    (a) 입력되는 아날로그 신호를 디지털 데이터로 변환하되, 입력 신호의 중심값을 추종하는 이치화 레벨에 의해 보정된 디지털 데이터를 제공하는 단계;
    (b) 상기 보정된 디지털 데이터로부터 주파수 에러를 검출하는 단계;
    (c) 상기 보정된 디지털 데이터로부터 위상 에러를 검출하는 단계; 및
    (d) 상기 주파수 에러와 상기 위상 에러를 저주파 필터링하여 전압 제어 발진기의 제어 전압으로 제공하는 단계를 포함하는 디지털 클럭 복원 방법.
  12. 제11항에 있어서, 상기 (a) 단계는,
    (a1) 입력되는 아날로그 신호를 디지털 데이터로 변환하는 단계;
    (a2) 상기 디지털 데이터의 부호가 포지티브인지 또는 네가티브인지를 판단해서 부호 판단 결과를 제공하는 단계;
    (a3) 상기 부호 판단 결과가 포지티브인 경우 카운트값을 계속 증가시키고 네가티브인 경우는 카운트값을 계속 감소시켜 입력 신호의 비대칭성에 따라 카운트값이 증가하거나 감소시키는 단계;
    (a4) 상기 카운트값이 임계치 이상 증가하거나 감소하는지를 비교해서, 증가치 또는 감소치에 따라 부호 판별 레벨용 이치화 레벨을 보정해서 보정된 이치화 레벨을 발생하는 단계; 및
    (a5) 상기 보정된 이치화 레벨과 입력 신호인 상기 디지털 데이터를 가산해서 입력 신호의 비대칭성이 보정된 디지털 데이터를 제공하는 단계를 포함하는 디지털 클럭 복원 방법.
  13. 제11항에 있어서, 상기 (c) 단계는,
    (c1) 상기 디지털 데이터에서 부호가 바뀌는 시점에서의 샘플링 데이터('제1 샘플링 데이터')를 입력하여 제1 샘플링 데이터의 절대값을 제공하는 단계;
    (c2) 상기 디지털 데이터에서 부호가 바뀌는 시점에서의 이전 샘플링데이터('제2 샘플링 데이터')를 입력하여 제2 샘플링 데이터의 절대값을 제공하는 단계; 및
    (c3) 상기 제1 및 제2 샘플링 데이터의 절대값 중에서 상기 제1 샘플링 데이터의 절대값이 작으면 부호가 항상 네가티브인 제1 샘플링 데이터의 절대값을 위상 에러로 출력하고, 상기 제2 샘플링 데이터의 절대값이 작으면 제2 샘플링 데이터의 절대값을 위상 에러로 출력하는 단계를 포함하는 디지털 클럭 복원 방법.
  14. 제11항에 있어서, 상기 (d) 단계는,
    (d1) 제1 시정수를 사용하여 상기 위상 에러 신호를 저주파 필터링하여 제1 필터링 신호를 제공하는 단계;
    (d2) 전체 이득이 1인 시스템으로 구현하기 위한 제2 시정수를 상기 제1 필터링 신호와 승산하여 제1 승산 결과를 제공하는 단계;
    (d3) 상기 위상 에러 신호를 이용해서 직류 옵셋 변화를 미세하게 추종해서 시스템 전체의 직류 옵셋 전압을 제어하기 위한 옵셋값을 제공하는 단계; 및
    (d4) 상기 주파수 에러, 상기 제1 승산 결과와 상기 옵셋값을 합산하여 제어 전압으로서 제공하는 단계를 포함하는 디지털 클럭 복원 방법.
  15. 제14항에 있어서, 상기 (d3) 단계는,
    (d31) 제3 시정수를 사용하여 상기 위상 에러 신호를 저주파 필터링해서 제2 필터링 신호를 제공하는 단계;
    (d32) 전체 이득이 1인 시스템으로 구현하기 위한 제4 시정수를 상기 제2 필터링 신호의 출력과 승산하여 제2 승산 결과를 제공하는 단계; 및
    (d33) 상기 제2 승산 결과와 이전 출력을 가산하여 저역 필터링된 위상 에러 신호를 시간에 따라 누적하는 단계를 포함하는 디지털 클럭 복원 방법.
  16. 제15항에 있어서, 상기 제1 시정수와 상기 제3 시정수는 1-1/2N의 형태를 가지고, 제2 및 제4 시정수는 1/2N의 형태를 가지는 것을 특징으로 하는 디지털 클럭 복원 방법.
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