JPH081604B2 - マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、マイクロプロセッサに関するもので、例
えば、複数のマイクロプロセッサからなるシステムによ
って構成される情報処理に有効に技術に関するものであ
る。

〔背景技術〕

マイクロプロセッサとして、並列処理方式によるマイ
クロプロセッサが公知である（例えば、インテルジャパ
ン株式会社より1981年８月20日に発行された「IAPX86フ
ァミリ・ユーザーズマニュアル」及び1980年９月15日号
の日経エレクトロニクスのP.179〜P1.192参照）。上記
文献に示されているマイクロプロセッサ（型名「808
6」）は、マスタープロセッサを構成し、同じく上記文
献に示されているマイクロプロセッサ（型名「8087」）
はスレーブプロセッサを構成し、専ら浮動小数点演算処
理を受け持つプロセッサである。このような並列処理の
マイクロプロセッサにあっては、浮動小数点条件の分岐
を伴う情報処理等において、次のような欠点のあること
が本願発明者の研究によって明らかにされた。

すなわち、スレーブプロセッサ「8087」は専ら浮動小
数点演算処理を行うものであるので、条件分岐のステー
タス情報をRAM（ランダム・アクセス・メモリ）に書込
み、次にマスタープロセッサ「8086」がそのステータス
情報をレジスタに取込み、その条件分岐の実行を行うと
いう手順により処理を行うものとなるため、次のような
問題を持つものとなる。

（１）プログラムステップが多く、繁雑になるという
欠点が生じる。（２）上記プログラムステップ数の増加
に伴い、処理時間が長くなるという欠点が生じる。
（３）上記プログラムステップの増加にともないプログ
ラムメモリの領域が大きくなるという欠点が生じるもの
となる。

〔発明の目的〕

この発明の目的は、簡単な構成により、情報処理機能
の向上を図ったマイクロプロセッサを提供することにあ
る。

この発明の他の目的は、スレーブプロセッサでの情報
処理結果によりマスタープロセッサにて行う条件分岐実
行を簡単なプログラムにより高速に行うことのできるマ
イクロプロセッサを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

〔発明の概要〕

本願において開示される説明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。

すなわち、分岐命令の実行に基づき、分岐することを
知らせる信号を上記外部信号端子に出力することによっ
て、情報処理機能の向上及びこれを上記並列処理でのプ
ログラムを容易にするものである。

〔実施例１〕 第１図には、マイクロコンピュータシステムを構成す
る中央処理装置（以下、マイクロプロセッサCPUと称す
る）のブロック図が示されている。

特に制限されないが、同図のマイクロプロセッサは、
公知の半導体集積回路の製造技術によって１個のシリコ
ンのような半導体基板上において形成される。また、特
に制限されないが、この実施例では、16ビットの論理ア
ドレスを信号を持つ８ビット構成のマイクロプロセッサ
を示している。

この実施例のマイクロプロセッサは、その機能別に分
けると演算部、制御部及びレジスタ部から構成されてい
る。すなわち、演算部は、算術演算及び論理演算を行う
もので、算術論理演算ユニットALU,アキュムレータACO,
アキュムレータラッチFF,一時レジスタR1,フラグフリッ
プフロップFLG,10進補正BCD等から成っている。

制御部は、マイクロプロセッサの働きを制御するもの
であり、命令レジスタOPR,命令デコーダとマシンサイク
ルエンコーダOP−DCR,タイミングと制御回路TC等から成
っている。

レジスタ部は、マイクロプロセッサ内の内部メモリと
いった機能を持ち、汎用ワーキングレジスタ及び一時レ
ジスタR2ないしR9,スタックポインタSP,プログラムカウ
ンタPC,インクリメンタ／デクリメンタとアドレスラッ
チAD,レジスタ選択回路SL及びマルチプレクサMPX等から
成っている。上記アドレスラッチの論理アドレス信号A0
〜A15は、アドレスバッファADBを介して出力される。

この実施例では、その情報処理機能の向上を図るた
め、上記マイクロプロセッサCPUに条件分岐を決定する
信号を入力する信号端子PIが設けられるとともに、上記
端子PIに供給された信号に応じてその内容が決定される
記憶回路が上記フラグフリップフロップ（又はフラグレ
ジスタ）FLGに設けられる。

上記フラグレジスタFLGの構成が第２図に示されてい
る。

フラグレジスタFLGは、各種フラッグを記憶する複数
の記憶回路、例えばフリップフロップによって構成され
る。同図には、複数の記憶回路のうちのいくつかが代表
的に示されている。Ｃは、マイクロプロセッサCPUの加
減乗除算，論理演算等の動作により、最上位ビットから
の桁上げまたは桁下げが生じたことを示すキャリーフラ
ッグＣを記憶する記憶回路であり、Ｚは、各演算に伴う
結果がゼロの場合にセットされるゼロフラグＺを記憶す
る記憶回路であり、またＳは、各演算に伴う結果の符号
を示すサインフラグＳを記憶する記憶回路である。そし
てTKが、上記端子PIに供給された信号のレベルに応じて
その値が決められる条件分岐フラグTKを記憶する記憶回
路である。次に第３図に用いて詳しく説明するが、この
マイクロプロセッサCPUには、更に上記記憶回路TKに記
憶されている条件分岐フラグTKの値に従って、処理動作
を変更する、いわゆる分岐する条件分岐命令（条件付き
飛越し命令）が設けられている。

第３図は、上記マイクロプロセッサCPUの動作を説明
するための図である。

マイクロプロセッサCPUに取り込まれた（フェッチさ
れた）命令は、ステップＡにおいてデコードされ、その
命令の解読が行なわれる。複数のステップのなかから解
読された命令の内容に従ったステップへと動作が移行さ
れる（ステップＢ）。例えば、解読された命令の内容
が、単にプラグラムカウンタPCの値を歩進させるもので
あれば、次にステップＨが実行される。このステップＨ
において、プログラムカウンタPCの値の歩進が行なわれ
る。

ステップＡにおいて解読された命令が、上記記憶回路
TKの記憶内容、すなわち条件分岐フラッグTKの値に応じ
て実行すべき処理を決める特定の条件分岐命令（条件付
き飛越し命令）であった場合には、次に述べるような処
理が実行される。

すなわち、ステップＣにおいて、上記記憶回路TKの記
憶内容、言い換えるならば条件分岐フラッグTKの値が調
べられる。この調べた結果、条件が成立した場合には、
ステップＤにおいて条件が成立したときの情報処理動作
に処理が移行する。これに対して、条件が不成立の場合
には、ステップＤにおいて、条件成立のときの情報処理
動作に処理が移行する。例えば、条件分岐フラッグTKの
値が“1"（２値信号の“1"）にセットされていた場合に
は、条件成立とされて、次にステップＦが実行される。
このステップＦにおいて、プログラムカウンタPCの値が
変更される。これにより、変更されたプログラムカウン
タPCの値によって指示された次の命令の取り込み動作
が、次に行なわれる（ステップＧ）。言い換えるなら
ば、このときプログラムカウンタPCによって形成された
アドレスにより指示された命令の取り込みが次に行なわ
れる。この結果として、条件成立のときの情報処理が次
に行なわれる。これに対して、条件分岐フラッグTKの値
が、２値信号“0"にセットされていた場合には、条件不
成立とされて、次にステップＥが実行される。このステ
ップＥにおいて、プログラムカウンタPCの値が所定の数
だけ歩進（インクリメント）される。これにより、歩進
されたプログラムカウンタPCの値によって指示される次
の命令に対して取り込み動作が次に行なわれる（ステッ
プＧ）。この結果として、条件不成立のときの情報処理
動作が次に行なわれる。

なお、ステップＧにおいて取り込まれた命令は、再び
上記ステップＡにおいてデコードされ、解読される。以
後上述したのと同様な処理動作が行なわれる。

上記特定の条件分岐命令は、特に制限されないが、ス
テップＦにおいてプログラムカウンタPCに書き込むアド
レス情報を含んでいる。このため、上述したステップＦ
では、プログラムカウンタPCの値を特定の条件分岐命令
の一部を構成するところのアドレス情報の値に書き替え
るような動作が行なわれる。

上記条件分岐フラッグTKの値、言い換えるならば記憶
回路TKの記憶内容を２値信号“1"又は“0"のいずれにセ
ットするかは、上記信号端子PIに供給される信号の電位
によって決定される。このため、上記信号端子PIと上記
特定の条件分岐命令とを組み合わせることにより、従来
のマイクロプロセッサに無い、例えば後で第４図を用い
て説明するような種々の情報処理を実行することができ
る。

上述した説明では、条件分岐フラッグTKの値が“1"に
セットされているときに、条件が成立するものとしてい
たが、２値信号“0"がセットされているときに条件が成
立して、分岐動作が行なわれるようにしてもよい。これ
を行なうためには、例えば、上記特定の条件分岐命令を
変更すればよい。

なお、第３図に示されている特定の条件分岐命令に関
するフローにおいて、フラッグTKの値のチェックは、例
えば算術論理演算ユニットALU等を使うことにより簡単
に実現できる。また第３図に示されている特定の条件分
岐命令の追加は、命令レジスタOPR,命令デコーダとマシ
ンサイクルエンコーダOP−DCR,タイミングと制御回路TC
等を上記フローの動作が行なえるように適当に構成する
ことにより実現できる。

〔実施例２〕 第４図には、本発明を適用したマイクロプロセッサCP
Uの信号端子PIと特定の条件分岐命令とを利用した並列
処理形態によるマイクロプロセッサの一実施例のブロッ
ク図が示されている。

同図において、マイクロプロセッサＭ−CPUはマスタ
ープロセッサであり、後で第５図を用いて説明するマイ
クロプロセッサが用いられる。一方、Ｓ−CPUはスレー
ブ（CO）プロセッサであり、特に制限されないが、上記
マスタープロセッサＭ−CPUに無い浮動小数点演算動作
等のような専用の情報処理を専らの仕事とするマイクロ
プロセッサである。このスレーブプロセッサの一実施例
は後で第７図を用いて説明する。

後で第10図を用いて詳しく説明するが、上記両プロセ
ッサM,S−CPUは、互いに同期して動作し、RAM等に書込
まれたプログラム語を並列形態に受取り、そのプログラ
ム命令語を解読して、自己の受け持つ情報処理命令なら
ば、その命令語に従った処理動作を行なう。一方、自己
の受け持つ情報処理命令で無ければ、何の処理動作をも
行なわないノーオペレーション状態となって待機する。
すなわち、浮動小数点演算動作以外の時には、上記マス
タープロセッサＭ−CPUが動作し、スレーブプロセッサ
Ｓ−CPUがノーオペレーション状態となって待機する。
逆に、浮動小数点演算動作の時で、マスタープロセッサ
Ｍ−CPUの介入を必要としない時には、スレーブプロセ
ッサＳ−CPUが動作し、マスタープロセッサＭ−CPUがノ
ーオペレーション像体となって待機する。このような分
担処理を同期して行なうため、所定の信号線によりマス
タープロセッサＭ−CPUとスレーブプロセッサＳ−CPUと
が接続され、上記マスタープロセッサＭ−CPUの管理下
のもとにスレーブプロセッサＳ−CPUの処理動作が行な
われる。この信号線の一つとして、TK信号線（Take Bra
nch）を新に設けるものである。すなわち、特に制限さ
れないが、スレーブプロセッサＳ−CPUは、その内部状
態が特定の命令条件と一致するか否かの判断に従って信
号レベルを形成して上記信号線TKを介してマスタープロ
セッサＭ−CPUの上記信号端子PIに伝える。マスタープ
ロセッサＭ−CPUは、上記特定の命令条件により上記信
号線TKの信号レベルに基づいてその分岐命令を実行す
る。

まず、第５図にその機能ブロックが示されているマス
タープロセッサＭ−CPUについて説明する。

特に制限されないが、同図に示されているマスタープ
ロセッサＭ−CPUは、公知の半導体集積回路の製造技術
によって１個のシリコンのような半導体基板上において
形成される。そして、この実施例では、特に制限されな
いが、そのマスタープロセッサＭ−CPUのICに外部信号
端子PIが設けられている。

マイクロプロセッサＭ−CPUは、機能的に分けると外
部メモリなどとのインタフェース部BIUと、読み出され
た命令やデータに基づき命令を実行する部EUとによって
構成されている。上記インタフェース部BIUと上記命令
実行部EUとは、処理速度の向上を図るために、別々に平
行して動作するようにされている。

上記インタフェース部BIUに、機能的には、命令キュ
ー・バッファ1,バス制御回路BUSCONT,インストラクショ
ンポインタIP,アドレス加算回路Σ及び４個のセグメン
トレジスタCS,SS,DS,ESなどによって構成される。上記
キュー・バッファ１は、上述した並列動作を可能にする
ためのものであって、FIFO（ファーストイン・ファース
トアウト）のRAM（ランダム・アクセス・メモリ）とし
て働く。この命令キュー・バッファ１は、命令実行部EU
の動作とは、独立に、複数バイトまでの命令を先行して
外部メモリからプリフェッチする。上記インストラクシ
ョンポインタIP,4種類のセグメントレジスタCS,SS,DS,E
S及びアドレス加算回路Σによって、命令をフェッチす
るアドレス信号が形成される。すなわち、これらの回路
によって、上述したプログラムカウンタPCと同様な働き
が行なわれる。

上記命令実行部EUは機能的には、フラグレジスタ2,論
理演算回路ALU,一時記憶レジスタ3,制御回路４及び複数
のレジスタなどによって構成されている。上記構成のレ
ジスタは、アキュムレータＡ（レジスタAH及びALによっ
て構成される），アキュムレートＡの拡張および補助的
な働きを主に行なうベースレージスタＢ（BH,BL），カ
ウンタ的用途に主に使われるレジスタ（CH,CL），デー
タ用に主に使われるレジスタＤ（DH,DL），スタックポ
インタレジスタSP,ソースインデックスレジスタSI,ペー
スポインタレジスタBP及びディスティネーションインデ
ックスレジスタDIによって構成される。なお、上記レジ
スタSPは、サブルーチンコールまたは割込みの際の返り
番地格納用のメモリを指示するポインタとして働き、上
記レジスタSI及びDIはストリング動作の際のソースイン
デックス（ソースデータの指示）及びディスティネーシ
ョンインデックス（宛先）として働く。

上述したようなマイクロプロセッサの基本的構成は、
公知である（例えば、前述した「IAPX86ファミリ・ユー
ザーズマニュアル」に記載されているマイクロプロセッ
サ「型名8086」に関する記載参照）ので、詳しい説明は
省略する。

この実施例では、上述した実施例１と同様にフラグレ
ジスタ２を構成する記憶回路、例えばフリップフロップ
の数が増加されるとともに、増加された記憶回路に関す
る命令が追加されている。

上記フラグレジスタ２の構成が第６図に示されてい
る。

同図には、従来設けられていた各種のフラグに対する
記憶回路のうちのいくつかが代表として示されている。
すなわち、CFは、上述したキャリーフラグと同様なキャ
リーフラグCFを記憶する記憶回路であり、ZFは、上述し
たズロフラグＺと同様なゼロフラグZFを記憶する記憶回
路であり、IFは、割込みイネーブルフラグIFを記憶する
記憶回路であり、TFは、プロセッサをシングルステップ
状態にするためのトラップフラグTFを記憶するための記
憶回路である。そして、この実施例では、上述したフラ
グに対する記憶回路の他に、条件分岐フラグTKを記憶す
るための記憶回路TKが設けられている。この記憶回路TK
は、マイクロプロセッサＭ−CPUに設けられた上記信号
端子PIに供給されるTK信号に従って、その状態が設定さ
れる。すなわち、上記TK信号の電位に従って、上記記憶
回路TKは、２値信号“1"又は“0"を記憶する。言い換え
るならば、条件分岐フラグTKの値は、TK信号の電位によ
って“1"又は“0"に設定できる。

この条件分岐フラグTKを新らたに設けたことにより、
追加された命令は第３図を用いた説明した条件分岐命令
（条件付き飛越し命令）とほぼ同じであり、また、後で
スレーブプロセッサＳ−CPUの説明を行なうときに、合
わせて第10図を用いて説明するので、ここでは説明しな
い。

なお、上記制御回路４がスレーブプロセッサＳ−CPU
へ供給するタイミング信号を形成するとともにスレーブ
プロセッサＳ−CPUからのタイミング信号を受ける（図
示せず）。

次に、上記スレーブプロセッサーＳ−CPUについて説
明する。

第７図には、上記スレーブプロセッサＳ−CPUの機能
的ブロックが示されている。

特に制限されないが、同図に示されているスレーブプ
ロセッサＳ−CPUは、公知の半導体集積回路の製造技術
によって１個のシリコンのような半導体基板上において
形成される。

このマイクロプロセッサＳ−CPUは、その機能から分
けると、コントロールユニットCUと、数値実行ユニット
NEUとによって構成されている。

上記コントロールユニットCPUは、機能的には、コン
トロールワード5,ステイタスワード（ステータス・ワー
ド）6,データバッファ7,アドレッシング＆バストラッキ
ング９及び例がポインタ10等によって構成されている。
また上記数値実行ユニットNEUは、機能的には、指数モ
ジュール11,マイクロコードコントロールユニット12,タ
グワード13,レジスタスタック14,一時記憶レジスタ15,
アリスメティックモジュール16及びプログラマブルシフ
タ17等によって構成されている。また、８はオペランド
キューである。

このようなマイクロプロセッサの基本的構成は公知で
ある（例えば、前述した「IAPX86ファミリ・ユーザーズ
マニュアル」に記載されている数値データ・プロセッサ
「型名8087」に関する記載参照）ので、詳しい説明は省
略する。

この実施例では、処理速度の向上とメモリを有効に使
うために、このマイクロプロセッサに信号端子POが設け
られるとともに、上記マイクロコードコントロールユニ
ット12が、上記信号端子POを介して上述したマスタープ
ロセッサＭ−CPUの信号端子PIへのTK信号を形成するよ
うにされている。

上記マイクロコードコントロールユニット12の要部が
第９図に示されている。

後で第８図を用いて説明する条件分岐命令語（条件付
き飛越し命令語）における分岐条件SBの内容と、上記ス
テイタスワード（ステータス・ワード）６の内容とが所
定の関係、例えば一致したときに、例えばハイレベル
（又はロウレベル）のTK信号を形成し、不一致のときに
は、ロウレベル（又はハイレベル）のTK信号を形成する
ように、PLA方式によって構成されたROM（リード・オン
リー・メモリ）が上記マイクロコードコントロールユニ
ット12内に設けられている。

すなわち、上記ステータス・ワード６は、各種のコン
ディション・コードなどを記憶するための複数の記憶回
路、例えばフリップフロップによって構成されている。
この各種のコンディション・コードなどが、そのときの
スレーブプロセッサの内部状態を表わしている。同図に
は、代表として、アンダーフロー・コードUEを記憶する
ための記憶回路UE、オーバーフロー・コードOEを記憶す
るための記憶回路OE、ゼロ検出コードZEを記憶するため
の記憶回路ZEが示されている。ROMは、上記ステータス
・ワード６から出力された上述したようなコンディショ
ン・コードなどからなる２値信号パターンと、分岐条件
SBを構成する２値信号パターンとが、所定の関係、例え
ば一致したときに、例えばハイレベル（又はロウレベ
ル）のTK信号を形成するようにされており、不一致のと
きに、ロウレベル（又はハイレベル）のTK信号を形成す
るようにされている。言い換えるならば、ステータス・
ワードによって表わされているそのときのスレーブ・プ
ロセッサーＳ−CPUの内部状態と、分岐条件とが合った
場合にハイレベル（又はロウレベル）のTK信号が形成さ
れる。

なお、このROMは、上記分岐条件の内容と、ステータ
ス・ワードの内容とを受けて、TK信号以外の他の信号も
形成するものである。

第８図には、上記スレーブプロセッサＳ−CPU及び上
記マスタープロセッサＭ−CPUに取り込まれる命令の一
例が示されている。この命令は、特定の条件分岐命令の
一例であって、分岐条件SBの内容と、スレーブプロセッ
サＳ−CPUのステータス・ワード６の内容とが一致した
場合、すなわち条件が成立した場合（そのときのスレー
ブプロセッサＳ−CPUの内部状態と分岐条件とが適合し
た場合）、分岐先アドレスBAの内容にもとづいて決めら
れたアドレスから次の命令を取り込んで、これを実行
し、反対に不一致の場合、すなわち条件不成立の場合
（そのときのスレーブプロセッサＳ−CPUの内部状態と
分岐条件とが適合しなかった場合）には、この命令の直
後のアドレスから次命令を取り込んで、これを実行する
命令である。

なお、BRは、この命令の種類を表わす２値信号パター
ンによって構成された命令コードである。従って、この
例の命令において、命令コードBRの内容は、特定の条件
分岐命令、すなわち条件付き飛越し命令を表わす所定の
２値信号パターンになっている。後で第10図を用いて説
明するが、上記分岐条件SBの内容は、主にスレーブプロ
セッサＳ−CPUで使われ、上記分岐先アドレスBAの内容
は、主にマスタープロセッサＭ−CPUで使われる。

次に、第10図を用いて上記マスタープロセッサＭ−CP
Uと、上記スレーブプロセッサＳ−CPUの動作を説明す
る。同図において、（Ａ）はマスタープロセッサＭ−CU
P側の動作であり、（ｂ）はスレーブプロセッサＳ−CPU
側の動作である。

まず、マスタープロセッサＭ−CPUから出力されたア
ドレス信号によって指示された命令が、ステップIMにお
いてマスタープロセッサＭ−CPUに取り込まれる。すな
わち、命令がフェッチされる。このとき、スレーブプロ
セッサＳ−CPUでも上記命令が取り込まれる（ステップI
S）。取り込まれた命令は、それぞれのプロセッサＭ−C
PU,S−CPUにおいて解読される（ステップJM,JS）。

上記命令が、浮動小数点演算に関する演算命令であっ
て、マスタープロセッサＭ−CPUの処理を必要としない
命令であった場合、マスタープロセッサＭ−CPUにおい
ては、ステップKMにおいてそれを判定して、次にステッ
プＸの処理を行なう。すなわち、マスタープロセッサＭ
−CPUはノーオペレーション動作状態となる。このと
き、スレーブプロセッサＳ−CPUにおいては、上記命令
が演算命令であることをステップKSにおいて判定して、
次にステップＷの処理を行なう。すなわち、ステップＷ
において、演算命令が実行される。

反対に、上記命令がマスタープロセッサＭ−CPUに関
する命令、例えばビット操作命令などの場合には、マス
タープロセッサＭ−CPUにおいて、その命令に対応した
ステップ（図示せず）の処理が行なわれる。これによ
り、ビット操作などが行なわれる。このとき、スレーブ
プロセッサＳ−CPUでは、ステップＹの処理が行なわれ
る。すなわち、スレーブプロセッサＳ−CPUは、ノーオ
ペレーション動作状態となる。

上記命令が、第８図に示したような特定の条件分岐命
令であった場合、マスタープロセッサＭ−CPUにおいて
は、ステップKMでそれを判定して、次にステップＬを実
行する。またスレーブプロセッサーＳ−CPUにおいて
も、ステップKSでそれを判定して、次にステップＲを実
行する。

すなわち、スレーブプロセッサＳ−CPUでは、まずこ
の命令における分岐条件の内容と、ステータス・ワード
６の内容との比較が行なわれる（ステップＲ）。言い換
えるならば、分岐条件の内容と、ステータス・ワード６
の内容によって表わされているそのときのスレーブプロ
セッサＳ−CPUの状態との比較が行なわれる。この分岐
条件と、そのときのスレーブプロセッサＳ−CPUの内部
状態とが一致した場合（条件が成立した場合）、スレー
ブプロセッサＳ−CPUでは、ステップＴが実行される。
すなわちTK信号の値を２値信号の“1"にする。言い換え
るならば、TK信号の電位をハイレベルにする。反対に分
岐条件と、そのときのスレーブプロセッサＳ−CPUの状
態とが不一致の場合（条件不成立の場合）、スレーブプ
ロセッサＳ−CPUでは、ステップＵが実行される。すな
わちTK信号の値が、２値信号“0"にされる。言い換える
ならば、TK信号の電位がロウレベルにされる。次にスレ
ーブプロセッサＳ−CPUでは、TK信号の値が確定したこ
とをマスタ−プロセッサＭ−CPUに伝えるために、ステ
ップＶが実行される。すなわちタイミング信号BUSYがマ
スタプロセッサＭ−CPUに送出される。

一方、マスタープロセッサＭ−CPUでは、特に制限さ
れないが、まずスレーブプロセッサＳ−CPUで条件が成
立した場合に、実行すべきアドレスの計算が行なわれる
（ステップＬ）。すなわち、条件が成立したときに実行
すべき命令が記憶されているアドレスを、上記命令の一
部を構成しているところの分岐先アドレスにもとづいて
求める。次に、スレーブプロセッサＳ−CPUからタイミ
ング信号BUSYが送出されるまで、マスタープロセッサＭ
−CPUはステップＭで待期する。マスタープロセッサＭ
−CPUが、スレーブプロセッサＳ−CPUから送出されたタ
イミング信号BUSYが受けると、次にステップＮが実行さ
れる。すなわち、記憶回路TKに記憶されている条件分岐
フラッグTKの値が“1"か“0"かのチェックが行なわれ
る。なお、この記憶回路TKの記憶内容は、TK信号線を介
して伝えられたTK信号の２値信号に対応した２値信号に
されている。例えば、上記形成されたTK信号の値が、２
値信号“1"（ハイレベル）であれば、記憶回路TKには２
値信号“1"が記憶され、条件分岐フラッグTKの値は２値
信号“1"となっている。これに対して、上記TK信号の値
が、２値信号“0"（ロウレベル）であれば、上記記憶回
路TKには２値信号“0"が記憶され、条件分岐フラッグTK
の値は、２値信号“0"となっている。

ステップＮで、条件分岐フラッグTKを調べた結果、条
件分岐フラッグTKの値が２値信号“1"になっていれば、
上記命令の条件が成立したものとして、次のステップＯ
が実行される。反対に条件分岐フラッグTKの値が“0"に
なっていれば、上記命令の条件は成立しなかったものと
して、次にステップＰが実行される。

上記ステップＯでは、命令ポインタIPの値を、先にス
テップＬで求めたアドレス値に従った値に書き替えるこ
とが行なわれる。言い換えるならば、上記命令の分岐先
アドレスに従ったアドレス値にプログラムカウンタの値
がセットされる。これに対して上記ステップＰでは、こ
の命令の次のアドレスから次命令を取り込むために、命
令ポインタIPの歩進が行なわれる。言い換えるならば、
プログラムカウンタの歩進が行なわれる。

この後、マスタープロセッサＭ−CPU内の命令ポイン
タIPに書き込まれているアドレス信号に従ったアドレス
信号によって指示された命令が、再び上述したステップ
IM及びISにおいて、マスタープロセッサＭ−CPU及びス
レーブプロセッサＳ−CPUに取り込まれる。以下、上述
したのと同様な処理が繰り返される。

これにより、上記のように条件が成立した場合には、
上記ステップＯにおいてその値が書き替えられた命令ポ
インタIPによって間接的あるいは直接的に指示されたア
ドレスから初まるプログラムが実行され、上記のように
条件が成立しなかった場合には、上記ステップＰにおい
て歩進された命令ポインタIPによって間接的あるいは直
接的に指示されたアドレスから初まるプログラムが実行
される。

以上の説明からも判るように、上記条件分岐命令を構
成するところの分岐条件は、主にスレーブプロセッサＳ
−CPUで使われ、分岐先アドレスは、主にマスタープロ
セッサＭ−CPUで使われる。また命令コードは、その命
令の種類を識別するために両プロセッサで使われる。

なお、第10図に示されている特定の条件分岐命令（条
件付き取越し命令）に関するフローにおいて、ジャンプ
先アドレスの決定を行なうステップＬでの処理は、アド
レス加算回路Σを使うことによって比較的簡単に実現で
きる。またフラックTKの値のチェックは、論理演算回路
ALU等を使うことによって比較的簡単に行なうことがで
きる。また、第10図に示されているような特定の条件分
岐命令の追加は、マスタープロセッサにおいては、上記
フローの動作が行なえるように、制御回路４などに対し
て適当な機能の追加あるいは機能を変更することによっ
て実現できるし、スレーブプロセッサにおいても、上記
フローの動作が行なえるように、マイクロコードコント
ロールユニット12などに対して適当な機能の追加あるい
は機能を変更することによって実現できる。また、上述
したタイミング信号BUSYなどは、従来使われていたもの
を流用することができる（前述した文献参照）。

次に、上記第４図に示されているシステムを利用し
て、特に制限されないが、ある数Ｘの平方根を求める場
合について説明する。

第11図には、ある数Ｘの平方根を求める場合の流れ図
が示されている。

この例では、スレーブプロセッサＳ−CPUによって、
Ｘ＝（Ａ＋２）/2の浮動小数点演算が、ステップAAにお
いて行なわれ、次に同じくスレーブプロセッサＳ−CPU
によって、Ｃ＝（A/X−Ｘ）/2の浮動小数点演算がステ
ップABにおいて行なわれる。

上述したステータス・ワード６を構成する各記憶回路
の記憶内容は、このステップABにおいて行なわれた演算
によって生じたスレーブプロセッサＳ−CPUの内部状態
を表わす。従って、このステータス・ワード６を構成す
る各記憶回路の記憶内容を調べることによって、上記ス
テップABでの演算の結果、変数Ｃの値がゼロよりも大き
くなったかどうかを知ることができる。

そこで、変数Ｃの値がゼロよりも大きくなったとき
に、上記第９図に示されているROMからハイレベル（２
値信号“1"）のTK信号が出力されるように、そのときの
ステータス・ワード６の出力信号に適合した２種信号パ
ターンを分岐条件として持ち、後で述べるステップAEの
処理を実行するためのプログラムが記憶されているアド
レスを間接的に指示するアドレスをその分岐先アドレス
として持つ上述したような特定の条件分岐命令が用意さ
れ、次のステップACにおいて実行される。

これにより、上記ステップABでの演算の結果、変数Ｃ
の値がゼロよりも大きくなった後、ステップACが実行さ
れると、マスタープロセッサＭ−CPU内の記憶回路TKに
は、２値信号“1"が記憶される。これによって、次に、
マスタープロセッサＭ−CPUは、上述した条件が成立し
たものとして、ステップAEの処理、例えば、ある数Ｘの
平方根を求める演算が終了したことを示す処理を実行す
る。これに対して、ステップABでの演算の結果、上記分
岐条件が成立しなかった場合には、上記スレーブプロセ
ッサＳ−CPUからロウレベル（“0"）のTK信号が、マス
タープロセッサＭ−CPUに伝えられる。これにより、上
記記憶回路TKには２値信号“0"の条件分岐フラッグTKが
記憶される。この結果、マスタープロセッサＭ−CPU
は、上記第10図に示されているように、次の命令のアド
レスを指示して、これを実行する。この例では、スレー
ブプロセッサＳ−CPUにＸ＝Ｘ＋Ｃの演算を行なわせる
ステップADが実行される。その後、再び上記ステップAB
が実行され、以後、上述したような処理が繰り返され
る。

このように、条件分岐命令の分岐条件が成立したか否
かが、信号線TKを介してスレーブプロセッサＳ−CPUか
らマスタープロセッサＭ−CPUに直ちに伝えられるた
め、処理の高速化を図ることができる。すなわち、分岐
動作の実行に移行するときなどの処理を高速に行なうこ
とができる。

〔実施例３〕 上記実施例１では、フラッグレジスタFLGに新らたに
条件分岐フラッグTKを記憶するための記憶回路TKを設け
たが、上記記憶回路TKを設けずに上述した特定の条件分
岐命令において、上記信号端子PIの電位を調べるように
する。

すなわち、第３図において、ステップＣで信号端子PI
の電位がハイレベル（“1"）かロウレベル（“0"）かを
調べ、例えばハイレベル（“1"）のときに条件が成立し
たものとして、次にステップＦを実行し、ロウレベル
（“0"）のときに条件不成立として、次にステップＥを
実行する。

このようにすれば、条件分岐フラッグTKを記憶するた
めの記憶回路TKを新らたにフラッグレジスタFLGに設け
る必要が無くなるため、高集積化が図れる。

〔実施例４〕 上記実施例２では、マスタープロセッサＭ−CPUに条
件分岐フラッグTKを記憶するレジスタ（記憶回路）を新
らたに設けたが、スレーブプロセッサＳ−CPU側、つま
り、第９図に示されているPLAの出力側に同様なフラッ
グ用レジスタを設ける。すなわち、PLAから出力されたT
K信号が記憶されるレジスタをスレーブプロセッサＳ−C
PUに設ける。この場合、第10図に示されている動作にお
いて、ステップＴ又はＵで、このレジスタにPLAからTK
信号がセットされる。

このようにすることにより、マスタープロセッサＭ−
CPU側には、条件分岐フラッグTKを記憶するためのレジ
スタを設けても設けなくてもよい。従って、マスタープ
ロセッサの高集積化を図ることが可能となる。

〔効 果〕

（１）、マイクロプロセッサに信号端子を設けるととも
に、こ呑信号端子の電位に従って条件分岐を行なう特定
の条件分岐命令（条件付き飛越し命令）を追加すること
により、この特定の条件分岐命令を使って、マイクロプ
ロセッサ外の状態を監視してその状態に応じた情報処理
を直ちに行なうことができるという効果が得られる。こ
の機能は、特定の状態を対応して緊急な処理動作を必要
とする各種の情報処理において、直ちに高速に応答でき
るから便利なものとなる。

（２）マイクロプロセッサが分岐命令を実行し、分岐す
ることをマイクロプロセッサの信号端子を介して外部に
伝えるようにしたことにより、マイクロプロセッサの内
部状態を外部から知ることができるという効果が得られ
る。この機能は、マイクロプロセッサが情報処理を行な
っている途中の状態を外部へ知らせることができるから
便利である。

（３）、所定の信号端子に供給された信号に従って、条
件分岐を行なう特定の条件分岐命令が命令として追加さ
れたマスタープロセッサと、その内部状態がある条件に
適合しているかどうかを調べる特定の条件命令を有し、
この条件が成立したとき（あるいは条件が成立しなかっ
たとき）、所定の信号端子から上記マスタ−プロセッサ
の上記所定の信号端子に信号を出力するスレーブプロセ
ッサとを用いて、スレーブプロセッサの内部状態が、あ
る条件になったとき（あるいはある条件にならなかった
とき）、分岐する条件分岐命令を伴う処理、例えば浮動
小数点演算処理を行なうようにしたことにより、少ない
命令で、あたかもマスタープロセッサの中に上記浮動小
数点演算機能を持たせたかのような動作を行なうので、
その高速処理動作を表現できるという効果が得られる。

（４）、２つのマイクロプロセッサにより条件命令を伴
う浮動小数点演算動作を行なう場合、必要な信号を直接
スレーブプロセッサＳ−CPUからマスタープロセッサＭ
−CPUに伝えるようにすることによって、１つの命令に
よりあたかもマスタープロセッサＭ−CPUの中に上記浮
動小数点演算機能を持たせたかのような動作を行なうの
で、その高速処理動作を実現できるという効果が得られ
る。ちなみに、上記従来の方式に比べて、処理時間を約
1/4と大幅に短縮できるものとなる。

（５）、所定の信号端子に供給された信号に従って条件
分岐を行なう特定の条件分岐命令が命令として追加され
た第１のマイクロプロセッサと、その内部状態がある条
件になっているかどうかを調べる特定の条件命令を有
し、この条件が成立したとき（あるいは条件が成立しな
かったとき）、所定の信号端子から上記第１のマイクロ
プロセッサの所定の信号端子に信号を出力する第２のマ
イクロプロセッサとを用いて、第２のマイクロプロセッ
サの内部状態が、あるい条件になったとき（あるいはあ
る条件にならなくなったとき）、分岐する条件分岐命令
を伴う処理、例えば浮動小数点演算処理を行うようにし
たことによって、上記条件分岐命令が実行されるとき、
第２のプロセッサは、上記信号を形成するだけであり、
また第１のプロセッサは、形成された信号に従った条件
分岐動作をするだけでよい。このため、上述した従来の
方式のようにスレーブプロセッサとマスターブプロセッ
サとの間で無駄なデータのやり取りが省略できる。これ
により、このデータ授受のためのプログラムステップ数
が削減できるから、条件分岐命令が収容するプログラム
メモリ容量を削減できるという効果が得られる。ちなみ
に、上記従来の方式に比べて、処理プログラムステップ
数を約1/4と大幅に削減できるものとなる。したがっ
て、メモリの使用効率の向上を図ることができるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上述した実
施例のマイクロプロセッサCPUの信号端子PIの持つ機能
の利用方法は、従来の割り込み機能では不可能な特定の
条件の判断を伴う即応性の高い分岐機能として広く利用
できるものである。割り込み処理では、割り込みが発生
したとき、プログラムカウンタの内容及び内部の各種レ
ジスタの内容をスタックレジスタによって指示されてい
るアドレスに記憶させなければならないため、処理速度
が低下してしまうとともにメモリも消費してしまうもの
である。また、上述した実施例では、条件が成立したと
きに、分岐処理が行なわれると説明したが、条件が成立
しなかったときに、分岐処理が行なわれるようにしても
よい。また、マイクロプロセッサ（マスタープロセッサ
及び／又はスレーブプロセッサ）を構成する具体的シス
テム構成は、種々の実施形態を採ることができるもので
ある。また、上記記憶回路TKとして、従来のフラグレジ
スタを構成する記憶回路のうち、未定義のものを利用し
てもよい。また、上述した実施例では、条件分岐フラッ
グTKが“1"のとき、条件が成立したものとして説明した
が、“0"のとき条件が成立したものとしてもよい。

〔利用分野〕

この発明は、単体のマイクロプロセッサ及び複数のマ
イクロプロセッサからなる並列処理による情報処理シス
テムに広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すマイクロプロセッ
サのブロック図、 第２図は、第１図のマイクロプロセッサのフラッグレジ
スタFLGの構成を示す図、 第３図は、第１図のマイクロプロセッサの動作を説明す
るための図、 第４図は、この発明の他の一実施例を示すブロック図、 第５図は、この発明の他の一実施例を示すマイクロプロ
セッサのブロック図、 第６図は、第５図に示されているマイクロプロセッサの
フラグレジスタの構成を示す図、 第７図は、この発明の更に他の一実施例を示すマイクロ
プロセッサのブロック図、 第８図は、命令の構成を示す図、 第９図は、上記第７図に示されているマイクロプロセッ
サの構成を説明するための図、 第10図は、第５図及び第７図に示されているマイクロプ
ロセッサの動作を説明するための図、 第11図は、第５図及び第７図に示されているマイクロプ
ロセッサの動作を説明するための図である。 CPU……マイクロプロセッサ、ALU……算術論理演算ユニ
ット、ACC……アキュムレータ、FF……アキュムレータ
ラッチ、R1……一時レジスタ、FLG……フラグフリップ
フロップ、BCD……10進補正、OPR……命令レジスタ、OP
−DCR……命令テコーダとマシンサイクルエンコーダ、T
C……タイミングと制御回路、R1ないしR8……汎用ワー
キングレジスタ及び一時レジスタ、SP……スタックポイ
ンタ、PC……プログラムカウンタ、AD……インクリメン
タ／デクリメンタとアドレスラッチ、SL……レジスタ選
択回路、MPX……マルチプレクサ、Ｍ−CPU……マスター
プロセッサ、Ｓ−CPU……スレーブプロセッサ、RAM……
ランダム・アクセス・メモリ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】メモリに格納される複数の命令の実行が可
   能なマイクロプロセッサにおいて、 外部アドレスバス端子と、 外部データバス端子と、 外部信号端子と、 上記メモリから命令をフェッチする手段と、 上記解読した命令を実行する手段と、 上記複数の命令のうちの特定の分岐命令の実行に基づ
   き、分岐することを他のマイクロプロセッサに知らせる
   信号を上記外部信号端子に出力することが可能な手段と
   を１個の半導体基板上に具備することを特徴とするマイ
   クロプロセッサ。
2. 【請求項２】メモリに格納される複数の命令を実行する
   マイクロプロセッサにおいて、 上記メモリに格納される複数の命令のうち一部の命令を
   実行する浮動小数点演算用マイクロプロセッサから供給
   される信号を受ける外部信号端子と、 上記メモリと上記浮動小数点演算用マイクロプロセッサ
   とを接続する双方向データバスに接続される複数の外部
   データバス端子と、 特定の分岐命令に応答して、上記外部信号端子に供給さ
   れる信号をテストする手段とを１個の半導体基板上に具
   備し、 上記外部信号端子に供給される信号は、上記浮動小数点
   演算用マイクロプロセッサの上記特定の分岐命令の実行
   結果に基づく分岐成立又は不成立の信号であり、上記マ
   イクロプロセッサと上記浮動小数点演算用マイクロプロ
   セッサとは、上記メモリに格納された命令を上記双方向
   データバスを介して並列状態に受け取り、それぞれ自己
   の受け持つ情報処理命令ならば、その命令に従った処理
   動作を行い、自己の受け持つ情報処理命令でなければ、
   その命令の処理動作を行わないことを特徴とするマイク
   ロプロセッサ。
3. 【請求項３】第１のプロセッサと、該第１のプロセッサ
   とデータバスを介して接続される第２のプロセッサと、
   該データバスに接続され、上記第１のプロセッサと第２
   のプロセッサが実行するプログラムを命令語を格納する
   メモリとを有するマイクロコンピュータシステムであっ
   て 上記第１のプロセッサは、該第１のプロセッサと上記第
   ２のプロセッサとを直接接続する信号線から信号を入力
   する入力端子を有し、 上記第２のプロセッサは、該第２のプロセッサと上記第
   １のプロセッサとを直接接続する信号線に信号を出力す
   る出力端子を有し、 上記第１のプロセッサと上記第２のプロセッサは、互い
   に同期して動作し、上記メモリに格納されたプログラム
   命令語を並列形態に受け取り、そのプログラム命令語解
   読して、自己の受け持つ情報処理命令ならば、その命令
   語に従った処理動作を行い、 上記第２のプロセッサは、特定の分岐命令を実行した場
   合、分岐の成立又は不成立を与える信号を形成し、上記
   出力端子に出力し、 上記第１のプロセッサは、特定の分岐命令の実行によ
   り、上記入力端子に入力される上記第２のプロセッサか
   らの分岐の成立又は不成立を与える信号の状態によって
   条件分岐先を決定することを特徴とするマイクロコンピ
   ュータシステム。
4. 【請求項４】上記第１のプロセッサはマスタプロセッサ
   であり、上記第２のプロセッサは浮動小数点演算動作等
   の専用の演算動作を専ら行うスレーブプロセッサであ
   り、それぞれ１個の半導体基板上に形成されていること
   を特徴とする特許請求の範囲第３項のマイクロコンピュ
   ータシステム。