JPS6161416B2 - - Google Patents
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- JPS6161416B2 JPS6161416B2 JP56091696A JP9169681A JPS6161416B2 JP S6161416 B2 JPS6161416 B2 JP S6161416B2 JP 56091696 A JP56091696 A JP 56091696A JP 9169681 A JP9169681 A JP 9169681A JP S6161416 B2 JPS6161416 B2 JP S6161416B2
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Description
本発明は、ベクトル処理装置において先行する
ベクトル命令の結果オプランドを後続するベクト
ル命令が入力オペランドとして使用する場合にお
ける後続命令の発信タイミグを合理的に検出する
ようにした命令制御方式に関するものである。 第１図はベクトル処理装置の概要を示すもので
あつて、VUはベクトル処理装置、１は主記憶装
置、２は主記憶制御装置、３はメモリ・アクセス
処理部、４はベクトル・レジスタ、５は命令制御
部、６は演算処理部、７はロード処理部、８はス
トア処理部、９は加算器、１０は乗算器をそれぞ
れ示している。主記憶制御装置２は、主記憶装置
１とベクトル処理装置VUとの間のデータ転送を
制御するものである。メモリ・アクセス処理部３
は、ロード処理部７とストア処理部８とを有して
いる。ロード処理部７はロード要求を発信し、そ
して主記憶制御装置２から送られて来たベクト
ル・データをベクトル・レジスタ４に格納するも
のである。ストア処理部８は、ストア要求を発信
し、そしてベクトル・レジスタ４内のベクトル・
データを主記憶制御装置２へ転送するものであ
る。ベクトル・レジスタ４は１個しか図示されて
いないが、実際には複数のベクトル・レジスタが
存在しており、各ベクトル・レジスタは複数のエ
レメントを記憶することが出来る。命令制御部５
は、メモリ・アクセス処理部３、ベクトル・レジ
スタ４および演算処理部６を制御する。演算処理
部６は、加算器９および乗算器１０を有してお
り、これらの加算器９および乗算器１０はパイプ
ライン構造のものである。ロード処理部７とスト
ア処理部８も同様である。 ベクトル処理装置VUは、複数のエレメントを
有する第２オペランドＡ＝a0，a1，……ａi…ａo-
１と複数のエレメントを有する第３オペランドＢ
＝b0，b1……ｂi……ｂo-1との間で対応するエレ
メント同志に演算を施し、結果の第１オペランド
Ｃ＝c0，c1，……Ｃi……ｃo-1を得るものであ
る。例えば、Ｃ＝Ａ＋Ｂの演算を行う場合には、
Ｃi＝ａi＋ｂiとなる。これに対して、エレメント
が１個に限定された従来の汎用処理装置をスカラ
ー処理装置と称する。 ベクトル命令は、命令コード、第１オペランド
指定部、第２オペランド指定部および第３オペラ
ンド指定部を有している。例えば、VM１，２，
３は、ベクトル・レジスタ２とベクトル・レジス
タ３の内容を乗算し、ベクトル・レジスタ１に結
果を入れるベクトル乗算命令である。また、VA
４，５，１は、ベクトル・レジスタ５とベクト
ル・レジスタ１の内容を加算し、結果をベクト
ル・レジスタ４に入れるベクトル加算命令であ
る。 ベクトル命令を処理する場合、処理を高速に行
うために、ロード処理部７、ストア処理部８、加
算器９、乗算器１０などをパイプライン構造に
し、先行のエレメントの演算処理が完了する前に
後続のエレメントを投入するようになつている。
第２図はベクトル加算処理を示すものであつて、
ベクトル加算処理は、 データの読出し（READ） 両オペランドの指数比較（COMPARE） 指数合わせるためのシフト（PRE−
SHIFT） 加算 演算後正規化のためのシフト（POST−
SHIFT） データの書込み（WRITE） の６段階のパイプライン処理になる。命令処理
は、第２図に示すように平行四辺形で表わす。 ところで、従来のベクトル処理装置は、演算処
理を効率的に行い得ないという欠点を有してい
る。例えば、 VM１，２，３ VA４．５，１ というベクトル命令列があるとき、のベクトル
命令の結果データをのベクトル命令の入力デー
タとして使用する。したがつて、のベクトル命
令の結果が出てからの命令の発信を行わなけれ
ばならない。 さて、従来のスカラー処理装置では、１命令毎
に処理をしていた。エレメントが１個のスカラー
命令では、 Ｍ１，２，３ Ａ４，５，１ という乗算命令と加算命令を実行するとき、第３
図に示すように、の命令が完了してからの命
令を実行する。なお、第３図において、IFは命
令フエツチ、Ｄは命令デコード、Ａはアドレス計
算、OFはオペランド・フエツチ、Ｅは実行の各
フエーズをそれぞれ示している。 第４図はスカラー処理装置と同様にベクトル処
理装置を制御した場合の命令処理を示すものであ
る。なお、第４図において、IFは命令フエツ
チ、Ｄは命令デコード、Ｑは待合せ、Ｅは命令の
実行のフエーズをそれぞれ示している。第４図に
示すように、従来方式においては、のベクトル
命令はのベクトル命令が完了してから実行され
ているが、このような従来方式では、ベクトル処
理装置の資源を効率的に使用することが出来な
い。 本発明は、上記の考察に基づくものであつて、
ベクトル処理装置の資源を効率的に使用できると
共に、ベクトル命令列を高速で処理できるように
した命令制御方式を提供することを目的としてい
る。そしてそのため、本発明の命令制御方式は、
複数のベクトル・レジスタ、ベクトル命令で指定
されたベクトル・データを処理する複数の演算処
理部、実行中のベクトル命令の命令情報を保持す
る実行中命令レジスタを持つ複数の実行中命令管
理部、演算実行前の命令情報を保持する待合せレ
ジスタ、上記待合せレジスタの命令情報に対応す
る演算処理部が空きでない場合もしくは空きの実
行中命令管理が存在しない場合には上記待合せレ
ジスタに保持されている命令の発信を行わないよ
うに構成された命令発信制御回路を有するベクト
ル処理装置において、上記実行中命令管理部のそ
れぞれに命令実行開始から当該命令の種類によつ
て定まる時間経過後にライト・フラグを所定値と
するライト・フラグ作成手段を設けると共に、上
記命令発信制御回路に上記複数の実行中命令管理
部のそれぞれと対応したレジスタ干渉チエツク回
路を設け、上記各レジスタ干渉チエツク回路は、
上記待合せレジスタの命令情報と対応する実行中
命令管理部の実行中命令レジスタに保持されてい
る命令情報とを比較して、実行中命令レジスタ内
の命令の第１オペランド・レジスタ番号と待合せ
レジスタ内の命令の第２オペランド・レジスタ番
号とが等しい場合又は実行中命令レジスタ内の第
１オペランド・レジスタ番号と待合せレジスタ内
の第３オペランド・レジスタ番号とが等しい場合
には、対応する実行中命令管理部のライト・フラ
グが所定値になるまで、命令発信待ち信号を命令
発信待ちを示す値に保持することを特徴とするも
のである。以下、本発明を図面を参照しつつ説明
する。 第５図は本発明の命令制御装置の１実施例のブ
ロツク図、第６図は命令発信制御回路内のレジス
タ干渉チエツク回路の１実施例のブロツク図、第
７図は本発明による命令処理のタイミングを説明
する図である。 第５図において、１１は命令フエツチ・レジス
タ、１２はデコーダ、１３は待合せレジスタ、１
４は命令発信制御回路、１５−１と１５−２は実
行中命令管理部、１６−１と１６−２は実行中命
令レジスタ、１７−１と１７−２は計数回路、１
８−１と１８−２はライト・フラグ、１９と２０
は一致回路、２１と２２はAND回路、２３は
NAND回路、２４はOR回路をそれぞれ示してい
る。 第５図において、フエツチされたベクトル命令
は命令フエツチ・レジスタ１１にセツトされる。
命令レジスタ１１のベクトル命令はデコーダ１２
によつてデコードされる。デコードされた命令情
報は待合せレジスタ１３にセツトされる。命令発
信制御回路１４は、待合せレジスタ１３および実
行中命令管理部１５−１，１５−２からの情報を
読取り、命令発信可能な場合には命令発信しよう
としている演算処理部と空きの実行中命令管理部
とを対応付け、その演算処理部に起動情報を送出
すると共に、対応付けられた実行中命令管理部に
待合せレジスタ１３内の命令情報を送る。実行中
命令管理部１５−１は、実行中命令レジスタ１６
−１、計数回路１７−１およびライト・フラグ１
８−１を有している。実行中命令レジスタ１６−
１には、対応する演算処理部が実行されている命
令の命令情報がセツトされる。計数回路１７−１
は、実行中命令レジスタ１６に命令情報がセツト
された時に時間計数を開始し、その命令情報で定
まる時間を計数した時にライト・フラグ１８−１
をセツトする。加算を実行する演算処理部の段数
を１０、除算を実行する演算処理部のパイプライ
ン段数を２０であると仮定すると、加算命令なら
命令実行開始から10サイクル後に、除算命令なら
命令実行開始から20サイクル後にライト・フラグ
１８−１はセツトされる。即ち、ライト・フラグ
は、命令実行開始からパイプライン処理による演
算処理を行つて先頭の結果エレメントがベクト
ル・レジスタに書き込まれた時に“１”にされ
る。実行中命令管理部１５−２も同様な構成を有
している。 命令発信制御回路１４は、 (イ) 命令を発信しようとしている演算処理部が空
いているか。 (ロ) 実行中命令管理部が空いているか。 (ハ) レジスタ干渉がないか。 (ニ) ライト・フラグが上つているか。 などをチエツクして命令の実行を開始する。命令
を発信しようとしている演算処理部が空いていな
い場合又は空きの実行中命令管理部が存在しない
場合には、命令発信制御回路１４は命令発信を行
わない。また、命令を発信しようとしている演算
処理部が空いており且つ空きの実行中命令管理部
が存在していてもレジスタ干渉がある場合には、
直ちに命令発信を行わず、ライト・フラグが上つ
た後に命令発信を行う。 第６図は命令発信制御回路１４内に存在するレ
ジスタ干渉チエツク回路の１実施例を示すもので
ある。なお、第６図において、E1WRITE
FLAGとはライト・フラグ１８−１のことであ
り、E1命令第１オペランド・レジスタ番号とは
実行中命令レジスタ１６−１の中に記憶されてい
るものであり、Ｑ命令第２オペランド・レジスタ
番号およびＱ命令第３オペランド・レジスタ番号
は待合せレジスタ１３に含まれているものであ
る。 第６図において、E1命令第１オペランド・レ
ジスタ番号とＱ命令第２オペランド・レジスタ番
号が不一致であり且つE1命令第１オペランド・
レジスタ番号とＱ命令第３オペランド・レジスタ
番号とが不一致である場合には、命令発信待ち信
号が論理「０」となり、他の条件を満しておれ
ば、命令発信が行われる。E1命令第１オペラン
ド・レジスタ番号とＱ命令第２オペランド・レジ
スタ番号とが一致している場合又はE1命令第１
オペランド・レジスタ番号とＱ命令第３オペラン
ド・レジスタ番号が一致している場合には、
E1WRITE FLAGが「１」となると、命令発信
待ち信号がオフされ、命令発信が可能となる。な
お、第６図の如きレジスタ干渉チエツク回路は、
実際にはE2用としてもう１組存在する。 第７図は本発明によるベクトル命令処理の１例
を示すものである。第７図は VM１，２，３ VA４，５，１ というベクトル命令列を処理する場合を示してお
り、このベクトル乗算命令VMは第ｉエレメント
の読込みから第ｉ結果エレメントの書込みまでに
６段階を要するものとしている。 ベクトル命令が実行中命令レジスタ１６−１
にセツトされると、計数回路１７−１が時間計数
を開始し、計数値が所定値（この場合は“６”）
になると、ライト・フラグ１８−１が論理「１」
となる。ライト・フラグ１８−１が「１」となる
と、待合せレジスタ１３にセツトされているベク
トル命令が命令発信制御回路１４によつて実行
中レジスタ１６−２にセツトされ、ベクトル命令
の実行が開始される。 以上の説明から明らかなように、本発明によれ
ば、ベクトル処理装置の資源を効率的に使用し、
ベクトル命令列を高速で処理することが出来る。
ベクトル命令の結果オプランドを後続するベクト
ル命令が入力オペランドとして使用する場合にお
ける後続命令の発信タイミグを合理的に検出する
ようにした命令制御方式に関するものである。 第１図はベクトル処理装置の概要を示すもので
あつて、VUはベクトル処理装置、１は主記憶装
置、２は主記憶制御装置、３はメモリ・アクセス
処理部、４はベクトル・レジスタ、５は命令制御
部、６は演算処理部、７はロード処理部、８はス
トア処理部、９は加算器、１０は乗算器をそれぞ
れ示している。主記憶制御装置２は、主記憶装置
１とベクトル処理装置VUとの間のデータ転送を
制御するものである。メモリ・アクセス処理部３
は、ロード処理部７とストア処理部８とを有して
いる。ロード処理部７はロード要求を発信し、そ
して主記憶制御装置２から送られて来たベクト
ル・データをベクトル・レジスタ４に格納するも
のである。ストア処理部８は、ストア要求を発信
し、そしてベクトル・レジスタ４内のベクトル・
データを主記憶制御装置２へ転送するものであ
る。ベクトル・レジスタ４は１個しか図示されて
いないが、実際には複数のベクトル・レジスタが
存在しており、各ベクトル・レジスタは複数のエ
レメントを記憶することが出来る。命令制御部５
は、メモリ・アクセス処理部３、ベクトル・レジ
スタ４および演算処理部６を制御する。演算処理
部６は、加算器９および乗算器１０を有してお
り、これらの加算器９および乗算器１０はパイプ
ライン構造のものである。ロード処理部７とスト
ア処理部８も同様である。 ベクトル処理装置VUは、複数のエレメントを
有する第２オペランドＡ＝a0，a1，……ａi…ａo-
１と複数のエレメントを有する第３オペランドＢ
＝b0，b1……ｂi……ｂo-1との間で対応するエレ
メント同志に演算を施し、結果の第１オペランド
Ｃ＝c0，c1，……Ｃi……ｃo-1を得るものであ
る。例えば、Ｃ＝Ａ＋Ｂの演算を行う場合には、
Ｃi＝ａi＋ｂiとなる。これに対して、エレメント
が１個に限定された従来の汎用処理装置をスカラ
ー処理装置と称する。 ベクトル命令は、命令コード、第１オペランド
指定部、第２オペランド指定部および第３オペラ
ンド指定部を有している。例えば、VM１，２，
３は、ベクトル・レジスタ２とベクトル・レジス
タ３の内容を乗算し、ベクトル・レジスタ１に結
果を入れるベクトル乗算命令である。また、VA
４，５，１は、ベクトル・レジスタ５とベクト
ル・レジスタ１の内容を加算し、結果をベクト
ル・レジスタ４に入れるベクトル加算命令であ
る。 ベクトル命令を処理する場合、処理を高速に行
うために、ロード処理部７、ストア処理部８、加
算器９、乗算器１０などをパイプライン構造に
し、先行のエレメントの演算処理が完了する前に
後続のエレメントを投入するようになつている。
第２図はベクトル加算処理を示すものであつて、
ベクトル加算処理は、 データの読出し（READ） 両オペランドの指数比較（COMPARE） 指数合わせるためのシフト（PRE−
SHIFT） 加算 演算後正規化のためのシフト（POST−
SHIFT） データの書込み（WRITE） の６段階のパイプライン処理になる。命令処理
は、第２図に示すように平行四辺形で表わす。 ところで、従来のベクトル処理装置は、演算処
理を効率的に行い得ないという欠点を有してい
る。例えば、 VM１，２，３ VA４．５，１ というベクトル命令列があるとき、のベクトル
命令の結果データをのベクトル命令の入力デー
タとして使用する。したがつて、のベクトル命
令の結果が出てからの命令の発信を行わなけれ
ばならない。 さて、従来のスカラー処理装置では、１命令毎
に処理をしていた。エレメントが１個のスカラー
命令では、 Ｍ１，２，３ Ａ４，５，１ という乗算命令と加算命令を実行するとき、第３
図に示すように、の命令が完了してからの命
令を実行する。なお、第３図において、IFは命
令フエツチ、Ｄは命令デコード、Ａはアドレス計
算、OFはオペランド・フエツチ、Ｅは実行の各
フエーズをそれぞれ示している。 第４図はスカラー処理装置と同様にベクトル処
理装置を制御した場合の命令処理を示すものであ
る。なお、第４図において、IFは命令フエツ
チ、Ｄは命令デコード、Ｑは待合せ、Ｅは命令の
実行のフエーズをそれぞれ示している。第４図に
示すように、従来方式においては、のベクトル
命令はのベクトル命令が完了してから実行され
ているが、このような従来方式では、ベクトル処
理装置の資源を効率的に使用することが出来な
い。 本発明は、上記の考察に基づくものであつて、
ベクトル処理装置の資源を効率的に使用できると
共に、ベクトル命令列を高速で処理できるように
した命令制御方式を提供することを目的としてい
る。そしてそのため、本発明の命令制御方式は、
複数のベクトル・レジスタ、ベクトル命令で指定
されたベクトル・データを処理する複数の演算処
理部、実行中のベクトル命令の命令情報を保持す
る実行中命令レジスタを持つ複数の実行中命令管
理部、演算実行前の命令情報を保持する待合せレ
ジスタ、上記待合せレジスタの命令情報に対応す
る演算処理部が空きでない場合もしくは空きの実
行中命令管理が存在しない場合には上記待合せレ
ジスタに保持されている命令の発信を行わないよ
うに構成された命令発信制御回路を有するベクト
ル処理装置において、上記実行中命令管理部のそ
れぞれに命令実行開始から当該命令の種類によつ
て定まる時間経過後にライト・フラグを所定値と
するライト・フラグ作成手段を設けると共に、上
記命令発信制御回路に上記複数の実行中命令管理
部のそれぞれと対応したレジスタ干渉チエツク回
路を設け、上記各レジスタ干渉チエツク回路は、
上記待合せレジスタの命令情報と対応する実行中
命令管理部の実行中命令レジスタに保持されてい
る命令情報とを比較して、実行中命令レジスタ内
の命令の第１オペランド・レジスタ番号と待合せ
レジスタ内の命令の第２オペランド・レジスタ番
号とが等しい場合又は実行中命令レジスタ内の第
１オペランド・レジスタ番号と待合せレジスタ内
の第３オペランド・レジスタ番号とが等しい場合
には、対応する実行中命令管理部のライト・フラ
グが所定値になるまで、命令発信待ち信号を命令
発信待ちを示す値に保持することを特徴とするも
のである。以下、本発明を図面を参照しつつ説明
する。 第５図は本発明の命令制御装置の１実施例のブ
ロツク図、第６図は命令発信制御回路内のレジス
タ干渉チエツク回路の１実施例のブロツク図、第
７図は本発明による命令処理のタイミングを説明
する図である。 第５図において、１１は命令フエツチ・レジス
タ、１２はデコーダ、１３は待合せレジスタ、１
４は命令発信制御回路、１５−１と１５−２は実
行中命令管理部、１６−１と１６−２は実行中命
令レジスタ、１７−１と１７−２は計数回路、１
８−１と１８−２はライト・フラグ、１９と２０
は一致回路、２１と２２はAND回路、２３は
NAND回路、２４はOR回路をそれぞれ示してい
る。 第５図において、フエツチされたベクトル命令
は命令フエツチ・レジスタ１１にセツトされる。
命令レジスタ１１のベクトル命令はデコーダ１２
によつてデコードされる。デコードされた命令情
報は待合せレジスタ１３にセツトされる。命令発
信制御回路１４は、待合せレジスタ１３および実
行中命令管理部１５−１，１５−２からの情報を
読取り、命令発信可能な場合には命令発信しよう
としている演算処理部と空きの実行中命令管理部
とを対応付け、その演算処理部に起動情報を送出
すると共に、対応付けられた実行中命令管理部に
待合せレジスタ１３内の命令情報を送る。実行中
命令管理部１５−１は、実行中命令レジスタ１６
−１、計数回路１７−１およびライト・フラグ１
８−１を有している。実行中命令レジスタ１６−
１には、対応する演算処理部が実行されている命
令の命令情報がセツトされる。計数回路１７−１
は、実行中命令レジスタ１６に命令情報がセツト
された時に時間計数を開始し、その命令情報で定
まる時間を計数した時にライト・フラグ１８−１
をセツトする。加算を実行する演算処理部の段数
を１０、除算を実行する演算処理部のパイプライ
ン段数を２０であると仮定すると、加算命令なら
命令実行開始から10サイクル後に、除算命令なら
命令実行開始から20サイクル後にライト・フラグ
１８−１はセツトされる。即ち、ライト・フラグ
は、命令実行開始からパイプライン処理による演
算処理を行つて先頭の結果エレメントがベクト
ル・レジスタに書き込まれた時に“１”にされ
る。実行中命令管理部１５−２も同様な構成を有
している。 命令発信制御回路１４は、 (イ) 命令を発信しようとしている演算処理部が空
いているか。 (ロ) 実行中命令管理部が空いているか。 (ハ) レジスタ干渉がないか。 (ニ) ライト・フラグが上つているか。 などをチエツクして命令の実行を開始する。命令
を発信しようとしている演算処理部が空いていな
い場合又は空きの実行中命令管理部が存在しない
場合には、命令発信制御回路１４は命令発信を行
わない。また、命令を発信しようとしている演算
処理部が空いており且つ空きの実行中命令管理部
が存在していてもレジスタ干渉がある場合には、
直ちに命令発信を行わず、ライト・フラグが上つ
た後に命令発信を行う。 第６図は命令発信制御回路１４内に存在するレ
ジスタ干渉チエツク回路の１実施例を示すもので
ある。なお、第６図において、E1WRITE
FLAGとはライト・フラグ１８−１のことであ
り、E1命令第１オペランド・レジスタ番号とは
実行中命令レジスタ１６−１の中に記憶されてい
るものであり、Ｑ命令第２オペランド・レジスタ
番号およびＱ命令第３オペランド・レジスタ番号
は待合せレジスタ１３に含まれているものであ
る。 第６図において、E1命令第１オペランド・レ
ジスタ番号とＱ命令第２オペランド・レジスタ番
号が不一致であり且つE1命令第１オペランド・
レジスタ番号とＱ命令第３オペランド・レジスタ
番号とが不一致である場合には、命令発信待ち信
号が論理「０」となり、他の条件を満しておれ
ば、命令発信が行われる。E1命令第１オペラン
ド・レジスタ番号とＱ命令第２オペランド・レジ
スタ番号とが一致している場合又はE1命令第１
オペランド・レジスタ番号とＱ命令第３オペラン
ド・レジスタ番号が一致している場合には、
E1WRITE FLAGが「１」となると、命令発信
待ち信号がオフされ、命令発信が可能となる。な
お、第６図の如きレジスタ干渉チエツク回路は、
実際にはE2用としてもう１組存在する。 第７図は本発明によるベクトル命令処理の１例
を示すものである。第７図は VM１，２，３ VA４，５，１ というベクトル命令列を処理する場合を示してお
り、このベクトル乗算命令VMは第ｉエレメント
の読込みから第ｉ結果エレメントの書込みまでに
６段階を要するものとしている。 ベクトル命令が実行中命令レジスタ１６−１
にセツトされると、計数回路１７−１が時間計数
を開始し、計数値が所定値（この場合は“６”）
になると、ライト・フラグ１８−１が論理「１」
となる。ライト・フラグ１８−１が「１」となる
と、待合せレジスタ１３にセツトされているベク
トル命令が命令発信制御回路１４によつて実行
中レジスタ１６−２にセツトされ、ベクトル命令
の実行が開始される。 以上の説明から明らかなように、本発明によれ
ば、ベクトル処理装置の資源を効率的に使用し、
ベクトル命令列を高速で処理することが出来る。
第１図はベクトル処理装置の概要を示す図、第
２図はベクトル加算処理を説明する図、第３図は
スカラー処理装置における命令列の処理タイミン
グを示す図、第４図は従来のベクトル命令処理の
タイミングを示す図、第５図は本発明の命令制御
装置の１実施例のブロツク図、第６図は命令発信
制御回路内のレジスタ干渉チエツチ回路の１実施
例のブロツク図、第７図はベクトル命令処理の１
例を示す図である。 VU……ベクトル処理装置、１……主記憶装
置、２……主記憶制御装置、３……メモリ・アク
セス処理部、４……ベクトル・レジスタ、５……
命令制御部、６……演算処理部、７……ロード処
理部、８……ストア処理部、９……加算器、１０
……乗算器、１１……命令フエツチ・レジスタ、
１２……デコーダ、１３……待合せレジスタ、１
４……命令発信制御回路、１５−１と１５−２…
…実行中命令管理部、１６−１と１６−２……実
行中命令レジスタ、１７−１と１７−２……計数
回路、１８−１と１８−２……ライト・フラグ、
１９と２０……一致回路、２１と２２……AND
回路、２３……NAND回路、２４……OR回路。
２図はベクトル加算処理を説明する図、第３図は
スカラー処理装置における命令列の処理タイミン
グを示す図、第４図は従来のベクトル命令処理の
タイミングを示す図、第５図は本発明の命令制御
装置の１実施例のブロツク図、第６図は命令発信
制御回路内のレジスタ干渉チエツチ回路の１実施
例のブロツク図、第７図はベクトル命令処理の１
例を示す図である。 VU……ベクトル処理装置、１……主記憶装
置、２……主記憶制御装置、３……メモリ・アク
セス処理部、４……ベクトル・レジスタ、５……
命令制御部、６……演算処理部、７……ロード処
理部、８……ストア処理部、９……加算器、１０
……乗算器、１１……命令フエツチ・レジスタ、
１２……デコーダ、１３……待合せレジスタ、１
４……命令発信制御回路、１５−１と１５−２…
…実行中命令管理部、１６−１と１６−２……実
行中命令レジスタ、１７−１と１７−２……計数
回路、１８−１と１８−２……ライト・フラグ、
１９と２０……一致回路、２１と２２……AND
回路、２３……NAND回路、２４……OR回路。
Claims (1)
- １ 複数のベクトル・レジスタ、ベクトル命令で
指定されたベクトル・データを処理する複数の演
算処理部、実行中のベクトル命令の命令情報を保
持する実行中命令レジスタを持つ複数の実行中命
令管理部、演算実行前の命令情報を保持する待合
せレジスタ、上記待合せレジスタの命令情報に対
応する演算処理部が空きでない場合もしくは空き
の実行中命令管理部が存在しない場合には上記待
合せレジスタに保持されている命令の発信を行わ
ないように構成された命令発信制御回路を有する
ベクトル処理装置において、上記実行中命令管理
部のそれぞれに命令実行開始から当該命令の種類
によつて定まる時間経過後にライト・フラグを所
定値とするライト・フラグ作成手段を設けると共
に、上記命令発信制御回路に上記複数の実行中命
令管理部のそれぞれと対応したレジスタ干渉チエ
ツク回路を設け、上記各レジスタ干渉チエツク回
路は、上記待合せレジスタの命令情報と対応する
実行中命令管理部の実行中命令レジスタに保持さ
れている命令情報とを比較して、実行中命令レジ
スタ内の命令の第１オペランド・レジスタ番号と
待合せレジスタ内の命令の第２オペランド・レジ
スタ番号とが等しい場合又は実行中命令レジスタ
内の第１オペランド・レジスタ番号と待合せレジ
スタ内の第３オペランド・レジスタ番号とが等し
い場合には、対応する実行中命令管理部のライ
ト・フラグが所定値になるまで、命令発信待ち信
号を命令発信待ちを示す値に保持することを特徴
とする命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56091696A JPS57206982A (en) | 1981-06-15 | 1981-06-15 | Instruction controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56091696A JPS57206982A (en) | 1981-06-15 | 1981-06-15 | Instruction controlling system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57206982A JPS57206982A (en) | 1982-12-18 |
| JPS6161416B2 true JPS6161416B2 (ja) | 1986-12-25 |
Family
ID=14033673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56091696A Granted JPS57206982A (en) | 1981-06-15 | 1981-06-15 | Instruction controlling system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57206982A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60122511U (ja) * | 1984-01-26 | 1985-08-19 | 小松ゼノア株式会社 | エンジンの始動時減圧装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60178580A (ja) * | 1984-02-24 | 1985-09-12 | Fujitsu Ltd | 命令制御方式 |
| JPS61188628A (ja) * | 1985-02-16 | 1986-08-22 | Nec Corp | 情報処理装置における命令処理制御方式 |
| JPH06103493B2 (ja) * | 1986-08-30 | 1994-12-14 | 日本電気株式会社 | 情報処理装置 |
| JPH06103495B2 (ja) * | 1987-02-12 | 1994-12-14 | 日本電気株式会社 | 情報処理装置 |
| JP3080740B2 (ja) * | 1991-12-04 | 2000-08-28 | 甲府日本電気株式会社 | 命令発行制御装置 |
| JP2009054032A (ja) * | 2007-08-28 | 2009-03-12 | Toshiba Corp | 並列プロセッサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51854A (en) * | 1974-06-21 | 1976-01-07 | Hitachi Ltd | Deijitarukeisankino senkoseigyohoshiki |
| JPS5199427A (ja) * | 1975-02-27 | 1976-09-02 | Hitachi Ltd |
-
1981
- 1981-06-15 JP JP56091696A patent/JPS57206982A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51854A (en) * | 1974-06-21 | 1976-01-07 | Hitachi Ltd | Deijitarukeisankino senkoseigyohoshiki |
| JPS5199427A (ja) * | 1975-02-27 | 1976-09-02 | Hitachi Ltd |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60122511U (ja) * | 1984-01-26 | 1985-08-19 | 小松ゼノア株式会社 | エンジンの始動時減圧装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57206982A (en) | 1982-12-18 |
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