JP2002073327A - データ処理ユニット、データ処理装置およびデータ処理ユニットの制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 組込型プロセッサにおいて外部信号に柔軟に
対処し制御することができる制御方式を提供する。 【解決手段】 システムＬＳＩ１に組み込まれたプロセ
ッサＰＵ２に、演算結果が反映される内部フラグデータ
φ１を格納する内部フラグレジスタ１３に加えて、シス
テムＬＳＩ１の他の処理ユニットであるＶＵ３の外部フ
ラグデータφ２をダイレクトにセット可能な外部フラグ
レジスタ１２を設け、内部フラグレジスタ１３と同一の
レベルで外部フラグレジスタ１２の内容を参照して遷移
先を決定できる命令を設ける。したがって、このシステ
ムＬＳＩ１に組み込まれたＰＵ２においては、外部状態
の結果による遷移と同じクロック数にて外部の処理ユニ
ットのフラグデータにより遷移することが可能となり、
外部信号に柔軟に対処した制御を実現することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サおよびその機能を搭載したシステムＬＳＩなどのデー
タ処理装置、それに内蔵されるデータ処理ユニットおよ
びその制御方法に関するものである。

【０００２】

【従来の技術】半導体テクノロジの進展は３年で２倍の
集積度の改善を実現し続け、シリコンチップに搭載され
る回路規模も数千万ゲートになり、システム全体がワン
チップに搭載されたシステムＬＳＩの検討がされてい
る。

【０００３】

【発明が解決しようとする課題】このシステムＬＳＩに
おいては、汎用性の高いプロセッサを内蔵した組み込み
型プロセッサの形態のシステムＬＳＩが強く要望されて
いる。システムＬＳＩとして実現したいシステムを従来
から制御していたのはソフトウェアであり、そのソフト
ウェアの走行環境を提供するハードウェアがプロセッサ
であるから、ワンチップでワンシステムを構成するシス
テムＬＳＩを実現し、それをソフトウェアで制御しよう
とするとプロセッサが要求されるからである。

【０００４】従来のプロセッサは単体のチップとしてプ
リント基板などのボード上に搭載されてシステムを制御
するために開発されてきた。したがって、そのようなプ
ロセッサをシステムＬＳＩに単純に組み込んでシステム
ＬＳＩを構成し、ワンチップでワンシステムを実現した
ときに、従来のプリント基板上でプロセッサを中心とし
たシステムを構成したときと変わりないアーキテクチャ
が要因となって、システムＬＳＩ化したメリットを十分
に活かすことができない部分がある。

【０００５】たとえば、システム化される専用回路など
の他の機能ブロックを含めたプロセッサの外部環境に起
因する信号変化に対する条件判定や外部割込みに対する
遷移動作について、プロセッサをそれら他の機能を含め
てワンチップのシステムＬＳＩに組み込むことにより、
対象となるデータ処理をより柔軟に、そして高速に実行
しリアルタイム処理に適した制御を実現することが要求
されているにも関わらず、それを実現することが難し
い。従来は、プリント基板上に汎用性のプロセッサに加
えて専用機能を持った複数のチップが搭載されてシステ
ムを構成するので、ピン数制限あるいは配線密度の制限
によりプロセッサと他のチップとの間の信号線の数ある
いは密度には制限がある。これに対して、ワンチップに
プロセッサと他の機能ブロックを搭載してシステムイン
テグレーションを図ると、プロセッサと他の機能を構成
する回路あるいは機能ブロックが同一チップ内で接続で
きるので、プロセッサと機能ブロックとの間におけるピ
ン数あるいは配線密度の制限はほとんどなくなり、シス
テムＬＳＩに組み込まれたプロセッサと機能ブロックと
の間（境界）を通過する境界信号線の数は飛躍的に増大
させることができる。これは、システムＬＳＩ化、すな
わち、ワンチップへシステムがインテグレートされた結
果の１つの大きなメリットである。しかしながら、従来
のプロセッサでは、このメリットを十分に活かすことが
できない。

【０００６】すなわち、このメリットを活かして組込み
プロセッサと機能ブロックとの関係を柔軟に制御して対
象となるデータ処理速度を向上し、リアルタイム処理性
能を向上させるためには、システムＬＳＩに内蔵される
組込型のプロセッサは、チップ内のプロセッサを取り巻
く多くの機能ブロックからの割込み要求や、これら機能
ブロックの状況の変化に応じての処理要求などの、組み
込み型プロセッサ境界の外部で同一チップの内部からの
信号の多くに対して的確に時間遅れなく応答しなければ
ならない。特に、高速ネットワーク関連のデータ処理や
画像データの圧縮・伸張処理等のようにリアルタイムの
データ処理を目的とするシステムＬＳＩにおいては、演
算処理能力の高い機能ブロックが用意されても、その機
能ブロックからの要求に対して柔軟に、そして、クロッ
ク単位で組込みプロセッサが応答できなければ、リアル
タイム処理性能を向上することができない。

【０００７】しかしながら、従来のプロセッサと同じア
ーキテクチャで外部信号に基づき遷移先アドレスをソフ
トウェアで制御しようとすると、少なくとも４命令が必
要となり、上記のような要求に合うようにシステムＬＳ
Ｉを制御することは難しい。たとえば、Ｎビットの外部
信号のＩ番目の内容に応じて遷移先アドレスを制御する
場合は、以下のような４つのステップが必要となる。 １． Ｎビットの外部信号をプロセッサの内部レジスタ
にフェッチする。 ２． この内部レジスタの内容を汎用レジスタに転送す
る。 ３． ビット・テスト命令によりＩ番目のビットを試験
する（フラグレジスタに転送する）。 ４． ジャンプ命令により、試験結果の内容が格納され
たフラグレジスタの内容（コンディションコード）に基
づき遷移先アドレスに遷移する。

【０００８】システムＬＳＩを組込型のプロセッサと機
能ブロックで構成する代わりに全てを設計および開発す
ることにより、上記のような問題を避けることも可能で
あり、目的とするデータ処理をより高速に、リアルタイ
ム処理性能の高いＬＳＩを開発できるかもしれない。し
かしながら、それは、システムＬＳＩ毎に全ての回路を
開発および設計することになり、膨大な時間とコストが
かかり経済的ではない。さらに、実績のある汎用的なプ
ロセッサ、さらに、実績のある機能ブロックの構成を用
いることができないので、ＬＳＩの開発に時間とコスト
をかけるにも関わらず、安定したデータ処理を行える高
性能のＬＳＩを確実に提供できるとは言えず、現実的な
解ではない。

【０００９】そこで、本発明においては、組込型のプロ
セッサとして汎用的な処理が可能なデータ処理ユニット
であって、この処理ユニットと共に同一チップ上に搭載
される他の処理ユニットからの外部信号などの外部要因
に基づく処理を柔軟に、かつ、少ないクロック数で実現
し、リアルタイム処理に適したシステムＬＳＩを構成可
能なデータ処理ユニットを提供することを目的としてい
る。そして、このデータ処理ユニットと他の処理ユニッ
トとを組み合わせ、システムＬＳＩとなるデータ処理装
置を提供し、動画処理やネットワーク処理などのリアル
タイムのデータ処理が要求されるシステムに適した、高
速処理が可能で、リアルタイム応答性に優れたデータ処
理装置を提供することを目的としている。

【００１０】

【課題を解決するための手段】このため、本発明におい
ては、プロセッサであるデータ処理ユニットの内部にお
いて演算命令に基づき演算ユニット（ＡＬＵ）が演算し
た結果に応じたコンディションコードが保持されるフラ
グレジスタ（第１のレジスタ、内部フラグレジスタ）に
加え、同一チップ内に搭載される他の処理ユニットの状
態により格納されたデータの少なくとも１部が変更可能
な第２のレジスタ（外部フラグレジスタ）を設けると共
に、この第２のレジスタを参照して遷移先を制御できる
手段を設けることにより、従来の内部フラグレジスタを
参照して遷移先を制御するのと同じレベルの処理あるい
は命令で、他の処理ユニットのコンディションコードな
どを参照して遷移先を制御できるようにしている。

【００１１】すなわち、本発明のデータ処理ユニット
は、内部の演算機能により演算命令を実行した結果に応
じて格納されたデータの少なくとも１部が変更される第
１のレジスタを有するデータ処理ユニットであって、同
一チップ内に搭載される他の処理ユニットの状態により
格納されたデータの少なくとも１部が変更可能な第２の
レジスタと、この第２のレジスタを参照して遷移先を制
御可能な手段とを有することを特徴としている。また、
本発明のデータ処理ユニットの制御方法は、上記の第１
のレジスタを参照して遷移先を決定する工程に加え、新
たに設けられた第２のレジスタを参照して遷移先を決定
する工程を有することを特徴としている。さらに、本発
明のデータ処理ユニットの制御プログラムにおいては、
第１のレジスタを参照して遷移先を決定する命令に加
え、新たに設けられた第２のレジスタを参照して遷移先
を決定する命令を有することを特徴としている。

【００１２】本発明のデータ処理ユニットおよびその制
御方法では、同一チップ内の他の処理ユニットの状態に
より第２のレジスタの格納されたデータの少なくとも１
部を直に設定できる。すなわち、第２のレジスタは、組
込みプロセッサであるデータ処理ユニットの外部からの
信号の受け口となり、他の処理ユニットのコンディショ
ンコード（外部コンディションコード）をフェッチする
フェッチレジスタとして機能する。したがって、この第
２のレジスタを参照して遷移先を決定する工程あるいは
命令を設けることにより、他の処理ユニットからの外部
コンディションコードを、データ処理ユニット内の第１
のレジスタの格納されたコンディションコードあるいは
フラグデータと同じレベルで同様の処理あるいは命令で
参照できる。このため、データ処理ユニットの外部の他
の処理ユニットの外部コンディションコードを、データ
処理ユニットの内部のコンディションコードと同様に１
命令、すなわち１つのステップで参照することが可能と
なり、外部からの遷移要求などに対しても内部の遷移要
求と同じクロック数で応答できる。

【００１３】さらに、新たに設けられた第２のレジスタ
は、データ処理ユニットにおける遷移先を決定するデー
タを格納可能であり、その内容を外部の他の処理ユニッ
トから直に制御することができる。したがって、データ
処理ユニットにおける遷移先を、データ処理ユニットの
外部である他の処理ユニットから直に、そして柔軟に制
御することが可能となる。このため、本発明のデータ処
理ユニットおよびその制御方法を採用することにより、
このデータ処理ユニットと共にＬＳＩに組み込まれた外
部の処理ユニットからデータ処理ユニットの遷移制御を
直接的に、そして、柔軟に行うことが可能となり、それ
と共に、外部からの遷移制御を内部の制御と同様のレベ
ルで、同じクロック数で実行することができる。このた
め、本発明のデータ処理ユニットと、他の処理ユニット
とを同一チップ内に搭載したシステムＬＳＩなどのデー
タ処理装置においては、データ処理ユニットの外部から
の割込み要求や、外部の機能ブロックの状況の変化に応
じての処理要求などの、データ処理ユニットの境界の外
部で同一チップの内部からの外部信号で第２のレジスタ
を書き換える、すなわち、外部信号を第２のレジスタに
フェッチあるいはラッチすることにより、その外部信号
に対して的確に時間遅れなく応答することができる。し
たがって、本発明のデータ処理ユニットと他の処理ユニ
ットとが同一チップ内に組み込まれたシステムＬＳＩに
おいては、ピン数などの制限なく、これらの処理ユニッ
トの境界信号線の数を飛躍的に増大させることによりデ
ータ処理能力を向上できると共に、他の処理ユニットか
らの割込み要求や処理要求に対しデータ処理ユニットが
内部からの処理要求と同様に迅速に応答できる。このた
め、ワンチップへシステムがインテグレートされたメリ
ットを最大限に活かして、高速で、リアルタイム処理性
能が優れたデータ処理装置（システムＬＳＩ）を提供す
ることができる。

【００１４】さらに、このようなシステムＬＳＩにおい
ては、組み込まれた他の処理ユニットは、プリント基板
などに搭載される場合と異なり、第２のレジスタとバス
などの高速なデータパスで簡単に接続できる。したがっ
て、第２のレジスタに他の処理ユニットからデータをラ
ッチする困難性はなく、その処理もクロック単位で行う
ことができる。このため、本発明のデータ処理装置にお
いては、同一のチップ内に搭載された他の処理ユニット
からデータ処理ユニットに対し要求を出し、データ処理
ユニットがそれに応答して所定の処理を開始するプロセ
スを柔軟に、そしてクロック単位で制御することが可能
となる。

【００１５】さらに、本例のデータ処理ユニットにおい
ては、第１のレジスタに加えて第２のレジスタを設け、
そのレジスタを参照して遷移先を決定する命令に応答す
る手段を設けるという、従来のプロセッサの汎用的な構
成あるいは機能を崩すことなく導入できる手法により、
他の処理ユニットからの要求に柔軟に、そして、リアル
タイムで応答できるようにしている。したがって、デー
タ処理ユニットの汎用性を保持することができ、さら
に、第２のレジスタを用いた遷移制御も組み込まれる他
の処理ユニットに依存しない構成であるので、本発明の
データ処理ユニットを組込みプロセッサとすることによ
り様々なシステムＬＳＩを容易に開発および設計するこ
とができる。このため、本発明のデータ処理ユニットを
採用することにより、実績のあるプロセッサと、実績の
ある専用回路とを搭載したシステムＬＳＩを容易に開発
および設計することが可能であり、短期間に、経済的に
高性能のシステムＬＳＩを開発し、提供することが可能
となる。

【００１６】したがって、動画処理等の特定のデータ処
理を行うために開発され実績のある回路構成あるいはシ
ステム構成で、その特定のデータに特化した専用データ
処理ユニットと、このような専用データ処理ユニットで
は処理が難しい一般命令（汎用命令あるいは基本命令）
を柔軟に処理できるデータ処理ユニットを組み合わせる
ことにより、動画処理などに適した高速でリアルタイム
処理性能の高いシステムＬＳＩの開発および設計を行う
ことができ、本発明を適用することにより、短時間で性
能が高く信頼性も高い上に、専用データ処理ユニットか
らの要求に対して汎用のデータ処理ユニットがリアルタ
イムで応答することができるリアルタイム処理にさらに
適したシステムＬＳＩを提供できる。

【００１７】データ処理ユニットに、該データ処理ユニ
ットを制御する汎用命令の代わりに、専用データ処理ユ
ニットを制御する専用命令をフェッチすると、その専用
命令を該専用データ処理ユニットに供給するフェッチユ
ニットを設けることにより、汎用命令と専用命令とを備
えたプログラムにより、上記のシステムＬＳＩを制御す
ることが可能となる。このため、汎用のデータ処理ユニ
ットに加えて、専用データ処理ユニットの処理もプログ
ラムによりクロック単位で制御することが可能となる。
したがって、本発明を適用することにより、第２のレジ
スタを参照する処理を汎用命令として提供することが可
能となり、専用データ処理ユニットからの要求に対する
処理などの専用データ処理ユニットと汎用データ処理ユ
ニットとの連携を伴う処理もプログラムレベルでクロッ
ク単位で定義し、制御することが可能となる。このた
め、本発明により、専用データ処理ユニットからの要求
に対する処理も含めてクロック単位での制御が可能なシ
ステムＬＳＩを提供することが可能となり、よりリアル
タイム応答性の良い、動画処理やネットワーク処理に適
したデータ処理ユニットおよびそれを搭載したデータ処
理装置を提供することができる。

【００１８】

【発明の実施の形態】以下に図面を参照して本発明の実
施の形態を説明する。図１に本発明のデータ処理装置で
あるシステムＬＳＩ１の概略構成を示してある。本例の
システムＬＳＩは、汎用のデータ処理ユニット、すなわ
ちプロセッサ（以降では、ＰＵ）２と、専用データ処理
ユニット（以降では、ＶＵ）３とを有し、これらが同一
チップに組み込まれて、システムＬＳＩを構成してい
る。したがって、本例のＰＵ２は組込型のプロセッサで
あり、転送命令や条件分岐命令などの汎用命令による汎
用的な処理を実行する実行部４と、ＶＵ３および実行部
４に対しマイクロコードをデコードした制御信号φｖお
よびφｐを提供するフェッチユニット５を備えている。
フェッチユニット５は、実行形式のマイクロプログラム
コード（命令コード）を内蔵したコードＲＡＭ６に対
し、プログラムカウンタや供給された分岐命令などによ
って決まる所定のアドレスを順次発行し、そのアドレス
に記憶された命令コードをフェッチする命令フェッチ部
８と、その命令をデコードするデコード部９を備えてい
る。そして、本例のＬＳＩ１においてはコードＲＡＭ６
には、ＰＵ２の実行部４で実行される汎用命令（Ｐ命
令）と、ＶＵ３で実行されるユーザ定義の専用命令（Ｖ
命令）とを備えた命令コード（マイクロプログラム）が
格納されており、フェッチされたＶ命令あるいはＰ命令
はフェッチユニット７のデコード部９によりデコードさ
れ、Ｖ命令をデコードした制御信号φｖはＶＵ３に供給
され、Ｐ命令をデコードした制御信号φｐはＰＵ２に供
給される。

【００１９】ＰＵ２の実行部４は、演算ユニット（ＡＬ
Ｕ）などの汎用命令を実行するための所望の回路を備え
ており、さらに、汎用レジスタ１４に加え、演算命令を
指示する制御信号φｐによって演算ユニット（ＡＬＵ）
で実行された演算結果のコンディションコード、たとえ
ば、オーバーフローの発生や演算結果がゼロであること
を示す内部フラグデータφ１が保存される内部フラグレ
ジスタ（第１のレジスタ）１３を備えている。このた
め、条件分岐命令などにより、内部フラグレジスタ１３
の所定のビットを参照することにより、演算結果に応じ
た処理、たとえば、エラー処理などを定義した遷移先に
移行し、その処理を実行することができる。

【００２０】さらに、本例のＰＵ２の実行部４は、内部
フラグレジスタ１３と同じレベルで命令コードにより参
照できる外部フラグレジスタ１２を備えており、この外
部フラグレジスタ１２は、ＰＵ２の外部に位置するＶＵ
３とバスＢ２で接続され、ＶＵ３からＶＵ３における演
算結果のステータス情報（コンディションコード）など
を含む外部信号φ２が設定できるようになっている。

【００２１】ＶＵ３は、特定のアプリケーションに特化
した処理、例えば、高速ネットワーク関連のデータ処理
や動画データの伸張／復号処理などをリアルタイムで行
うことが可能な専用回路を備えた専用データ処理ユニッ
トであり、ＰＵ２のフェッチユニット５から供給される
制御信号φｖによって稼動する。ＶＵ３は、演算ユニッ
ト（ＡＬＵ）や乗算器などを備え特定のデータ処理を実
行するデータパス部１５と、フェッチユニット７からの
制御信号φｖが自己を起動するためのＶ命令に基づくも
のであるか否かをデコードしてデータパス部１５を制御
するデコードユニット１６を備えている。また、ＶＵ３
は、ＰＵ２と一般的なデータを交換あるいは転送するた
めのインタフェースレジスタ１７を有しており、このレ
ジスタ１７がＰＵ２のデータの入出力などを汎用に受け
持つ汎用レジスタ１４とデータパスＢ１で接続され、イ
ンタフェースレジスタ１７にラッチされたデータをＰＵ
２の制御の下にＰＵ２の汎用レジスタ１４に転送できる
ようになっている。

【００２２】図２には、本例のシステムＬＳＩ１に搭載
されたＰＵ２の概略構成を、内部フラグレジスタ１３お
よび外部フラグレジスタ１２を中心に示してある。本例
のＰＵ２の実行部４に設けられた内部フラグレジスタ１
３は、１６ビットのデータを格納可能であり、このレジ
スタ１３の所定のビットに演算ユニット（ＡＬＵ）の演
算結果に応じて値が変わるコンディションコードなどが
含まれた内部フラグデータφ１が格納される。一方、外
部フラグレジスタ１２も、１６ビットのデータを格納可
能であり、ＶＵ３から転送される外部フラグデータφ２
が格納されるようになっており、この外部フラグデータ
φ２には、ＶＵ３における演算結果を示すコンディショ
ンコードなどが含まれる。

【００２３】さらに、本例のＰＵ２は、条件分岐命令に
より参照するレジスタとして、内部フラグデータφ１が
格納された内部フラグレジスタ１３、または、外部フラ
グデータφ２が格納された外部フラグレジスタ１２を選
択し、選択されたレジスタ１２または１３のデータの所
定のビットの状態を判定した結果φｄを出力する内外選
択判定回路１１を備えている。この選択判定回路１１
は、内部フラグ信号φ１あるいは外部フラグ信号φ２を
採用するかを命令コードにより判定できる回路であり、
その際にテストすべきビットの位置情報も指定すること
ができる。したがって、命令コード、たとえば、条件分
岐命令により、内部フラグレジスタ１３と外部フラグレ
ジスタ１２とは同じレベルで参照することが可能であ
り、それらのレジスタに格納されたコンディションコー
ドを同等の命令で参照することができる。すなわち、従
来のプロセッサでは、内部フラグレジスタ１３に格納さ
れている内部フラグデータφ１を条件分岐命令で参照す
ることができ、１命令で内部フラグデータφ１の所定の
ビットの条件に対応した遷移先に移行することができた
が、これに加えて、本例のＬＳＩ１においては、外部フ
ラグレジスタ１２に格納されている外部フラグデータφ
２も同様に条件分岐命令で参照することが可能である。
したがって、ＶＵ２のコンディションコードを含む外部
フラグデータφ２を１命令で参照し、その所定のビット
の条件に対応した遷移先に移行することができる。

【００２４】このため、フェッチユニット５において
は、プログラムカウンタに基づくアドレスと、遷移先の
アドレスとを選択できるセレクタ２１に、内外選択判定
回路１１の出力φｄが制御信号として供給されており、
内部フラグレジスタ１３あるいは外部フラグレジスタ１
２のうちプログラムにより選択されたレジスタのフラグ
データにより遷移先アドレスがプログラムカウンタに基
づく次のアドレスに代わり出力できるようになってい
る。すなわち、アドレスセレクタ２１には、レジスタ２
６に格納されたプログラムカウンタ（ＰＣ）に基づき、
次の命令コードのフェッチアドレスを示すアドレス（Ｎ
ｅｘｔ ＰＣ）φｎと、条件分岐命令により分岐する先
のアドレス（遷移先アドレス、Ｊｕｍｐ ＰＣ）φｊと
が入力されており、内外選択判定回路１１からの制御信
号φｄによって選択されたアドレスφａがコードＲＡＭ
６に供給され、そのアドレスの命令コードがデータレジ
スタ２５にフェッチされる。

【００２５】すなわち、図３に示すように、本例のＰＵ
２において、フラグレジスタを参照して条件分岐する際
に、まず、ステップ４１において内部フラグレジスタ１
３あるいは外部フラグレジスタ１２を選択し、次に、ス
テップ４２および４３で、選択されたフラグレジスタの
フラグデータ、すなわち、外部フラグデータφ２、また
は内部フラグデータφ３に基づき遷移先のアドレスを決
定し、出力する。したがって、図４（ａ）に示すよう
に、本例のＰＵ２の制御命令（汎用命令、Ｐ命令）とし
ては、内部フラグレジスタ１３を参照して条件分岐する
命令Ｐ３に加え、外部フラグレジスタ１２を参照して条
件分岐する命令Ｐ４が用意されている。図４（ａ）に示
した条件分岐命令Ｐ３は、「内部フラグレジスタ１３の
所定のビットにあるコンディションコードがゼロであれ
ば、アドレス（ａｂｃ）にジャンプせよ」という命令で
あり、アセンブラレベルで１ステップの命令を実行する
だけで遷移先アドレスの決定が終了する。同様に条件分
岐命令Ｐ４は、「外部フラグレジスタ１２の所定のビッ
トにあるコンディションコードがゼロであれば、アドレ
ス（ｘｙｚ）にジャンプせよ」という命令であり、この
場合もアセンブラレベルで１ステップの命令を実行する
だけで遷移先の決定を終了させることができる。したが
って、本例のＰＵ２においては、外部の他の処理ユニッ
トであるＶＵ３のコンディションコードを示す外部フラ
グφ２を参照して遷移先を決定する処理を１ステップの
命令で実行することができる。そして、外部フラグレジ
スタ１２の所定のビットにラッチされている外部フラグ
データφ２に基づき決定される遷移先から命令コードを
フェッチし、次のクロックで遷移先に規定された処理を
実行することができる。

【００２６】これに対して、一般的なデータ転送方法を
用いて外部フラグレジスタ１２を用いずにＶＵ３のコン
ディションコードを参照することも可能であり、外部フ
ラグレジスタ１２を設けていないプロセッサを採用した
ＬＳＩでは、このプロセスによって他の処理ユニットで
あるＶＵ３のフラグデータ（コンディションコード）を
参照しなければならない。一般的なデータ転送方法で
は、まず、ＰＵ２はＶＵ３に対し自らのフラグデータあ
るいはコンディションコードを含む外部データ（外部フ
ラグデータ）をインタフェースレジスタ１７にセットす
るように指示する。この処理は、Ｖ命令としてコードＲ
ＡＭ６のプログラムに入れておくことも可能である。そ
して、図４（ｂ）に示すように、インタフェースレジス
タ１７に保有されているＶＵ３のフラグデータあるいは
コンディションコードをＰＵ２の汎用レジスタ１４に転
送する命令Ｐ１を実行して、外部フラグデータを汎用レ
ジスタ１４にセットする。次に、汎用レジスタ１４にセ
ットされた外部フラグデータをテストし、所定のビット
にあるコンディションコードを内部フラグレジスタ１３
の所定のビットにセットする命令Ｐ２を実行する。その
後に、内部フラグレジスタ１３の所定のビットのコンデ
ィションコードを参照して遷移先アドレスを決定する命
令Ｐ３を実行することにより、内部フラグレジスタ１３
にセットされたＶＵ３のコンディションコードを参照
し、それによって遷移先を決定するには、ＰＵ２の内部
でもアセンブラレベルの命令で３ステップが必要とな
り、ＶＵ３における処理を含めると、少なくともこの処
理のために４命令が消費される。

【００２７】このように、本例のシステムＬＳＩ１にお
いては、内部フラグレジスタ１３と同く命令コードで参
照できる外部フラグレジスタ１２を設け、この外部フラ
グレジスタ１２に対してＶＵ３から直に外部フラグデー
タφ１を設定できる、あるいは、外部フラグレジスタ１
２にＶＵ３のコンディションコードをフェッチできるよ
うにしている。また、外部フラグレジスタ１２を参照し
て遷移先を決定するＰ命令を設け、内部フラグレジスタ
１３を参照するのか、または、外部フラグレジスタ１４
を参照するのかはソフトウェアにより切替可能としてい
る。このため、ＬＳＩ１の内部に収納されているが、Ｐ
Ｕ２の外部の他の処理ユニットであるＶＵ３での演算結
果を反映したコンディションコード２を直にＰＵ２の内
部の外部フラグレジスタ１２にラッチすることができ、
その外部フラグレジスタ１２の内容を１命令で参照し遷
移先を決定することができる。このため、外部のＶＵ３
の状態に基づく遷移先を変えるなどの処理を、内部フラ
グデータφ１に基づく処理と同一のレベルで、同一のク
ロック数で実行でき、プログラムにより制御することが
できる。したがって、ＶＵ３における処理の進行状況に
応じて条件判定や割込み処理を求めるに条件が発生した
ときに、それに対応した遷移動作をＰＵ２の側でＰＵ２
の内部処理と同様に実行することができ、クロック単位
でその処理を制御することが可能となる。

【００２８】さらに、外部フラグデータφ１はＶＵ３か
らバスＢ２を介して直に外部フラグレジスタ１２に設定
できるので、ＶＵ３での演算結果あるいはその他の処理
に応じて変化する外部フラグデータφ２をダイレクトに
フェッチすることができ、Ｐ命令でそれを参照して遷移
先を制御できる。したがって、外部の処理ユニットであ
るＶＵ３によるＰＵ２の遷移制御を直接的に、そして柔
軟に行うことが可能となり、外部環境に起因する信号変
化に対する条件判定や外部割込みに対する遷移動作につ
いて、より柔軟かつ高速に対処することができる。この
ため、本例のＬＳＩ１においては、専用のデータ処理に
特化したＶＵ３により、専用のデータ処理を高速にクロ
ック単位で実行することができると共に、その処理によ
り要求される条件判定や割込みに伴う遷移動作もリアル
タイムにクロック単位で制御することが可能となる。し
たがって、高速でリアルタイム処理性能が要求される動
画処理やネットワーク処理に適したシステムＬＳＩを提
供することが可能となる。

【００２９】また、このために、本例のＰＵ２において
は外部フラグレジスタ１２を新たに設けるとともに、こ
のフラグレジスタ１２を参照して分岐する命令を処理可
能にしているが、これは内部フラグレジスタ１３を用い
た処理と同様の構成であり、それ以外の部分あるいは構
成を変える必要がない。したがって、従来からの実績の
あるプロセッサのアーキテクチャをそのまま用いること
が可能であり、短期間にシステムＬＳＩを開発および設
計することができる。そして、ＶＵ３においても、実績
の有る専用回路に基づき開発および設計することができ
るので、本例のシステムＬＳＩ１は、全体を短期間で開
発および設計することができ経済的である。さらに、実
績のあるプロセッサおよび専用回路に基づき開発ができ
るので、高性能で安定したシステムＬＳＩを提供するこ
とができる。

【００３０】さらに、本例のＶＵ３およびＰＵ２に共通
のフェッチユニット７を備えたシステムＬＳＩ（ＶＵＰ
Ｕ）１では、コードＲＡＭ６に、Ｐ命令およびＶ命令を
有するマイクロプログラムが格納されており、このプロ
グラムによりＰＵ２およびＶＵ３を一元的に制御するこ
とができ、それぞれで実行する処理をプログラムにより
命令単位で、クロック毎に規定することが可能である。
そして、ＶＵ３のコンディションに基づく遷移動作もク
ロック単位でプログラムによって制御でき、ＶＵ３のコ
ンディションを反映して遷移先を制御することも極めて
柔軟に行うことができる。したがって、マイクロプログ
ラムを用いた柔軟性の高い制御が可能なシステムＬＳＩ
であると共に、クロック単位で処理を制御することが可
能であり、従来、柔軟性とは相反するリアルタイム性お
よび高速処理性能にも優れたシステムＬＳＩを提供する
ことが可能となる。そして、プログラムの修正によっ
て、仕様変更等によって生じる変更および修正に非常に
柔軟に対処することができ、アプリケーションと相性が
良く開発のリスクの小さな高性能のシステムＬＳＩを提
供することができる。

【００３１】なお、本例では、１つのＶＵ３が搭載され
てシステムＬＳＩを例に説明しているが、システムＬＳ
Ｉに搭載されるＶＵ３の数は複数であっても良い。この
場合、複数のＶＵ３が各々フラグデータをセットできる
複数の外部フラグレジスタ１２を設けても良い。あるい
は、フラグデータの選択回路を設けて、１つの外部フラ
グレジスタを複数のＶＵ３で共有し、１つの外部フラグ
レジスタを参照して遷移先を決定する命令により複数の
ＶＵ３のコンディションコードにより遷移先を決定する
ような制御とすることも可能である。さらに、上述した
レジスタのビット数やフラグ信号φ１およびφ２などの
ビット数は例示であり、上述した数値に限定されるもの
ではない。

【００３２】

【発明の効果】以上に説明したように、本発明のデータ
処理ユニットは、ユニット内部の状態を反映する内部フ
ラグレジスタと同様に参照できる外部フラグレジスタを
設け、同一チップ内の他の処理ユニットの状態により外
部フラグレジスタの格納されたデータが変えられるよう
にしている。したがって、外部フラグレジスタに専用デ
ータ処理ユニットなどの他の処理ユニットのコンディシ
ョンコードあるいはフラグデータをセットすることがで
き、その外部のフラグデータをデータ処理ユニットの内
部のフラグデータと同じレベルの命令コードで処理し、
内部状態の結果による遷移と同様に１つの命令で、同じ
クロック数にて外部要因による遷移先を決定することが
できる。したがって、本発明により、同一チップ上の他
の処理ユニットで発生した要因に対して柔軟に、そして
迅速に対処でき、組込型プロセッサの課題である外部信
号に柔軟に対処できる制御方式を提供することができ
る。

【図面の簡単な説明】

【図１】本発明にかかるシステムＬＳＩの概略構成を示
す図である。

【図２】図１に示すシステムＬＳＩに組み込まれたデー
タ処理ユニット（ＰＵ）の概略構成を示す図である。

【図３】本例のデータ処理ユニット（ＰＵ）においてフ
ラグレジスタを選択して遷移先を決定する処理を示すフ
ローチャートである。

【図４】フラグレジスタにセットされた条件コードに基
づき遷移先アドレスを決定するためのアセンブラレベル
の命令を示す図である。

【符号の説明】

１ システムＬＳＩ（データ処理装置） ２ データ処理ユニット（ＰＵ） ３ 専用データ処理ユニット（ＶＵ） ４ 実行部 ５ フェッチユニット ６ コードＲＡＭ ８ 命令フェッチ部 ９ デコード回路 １１ 内外選択判定回路 １２ 外部フラグレジスタ（第２のレジスタ） １３ 内部フラグレジスタ（第１のレジスタ） １４ 汎用レジスタ １７ インターフェースレジスタ ２１ セレクタ φ１ 内部フラグデータ φ２ 外部フラグデータ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 内部の演算機能により演算命令を実行し
   た結果に応じて格納されたデータの少なくとも１部が変
   更される第１のレジスタを有するデータ処理ユニットで
   あって、 同一チップ内に搭載される他の処理ユニットの状態によ
   り格納されたデータの少なくとも１部が変更可能な第２
   のレジスタと、 この第２のレジスタを参照して遷移先を制御可能な手段
   とを有するデータ処理ユニット。
2. 【請求項２】 請求項１に記載のデータ処理ユニット
   と、このデータ処理ユニットと同一チップ内に搭載され
   た少なくとも１つの前記他の処理ユニットとを有するデ
   ータ処理装置。
3. 【請求項３】 請求項２において、前記データ処理ユニ
   ットは、汎用のデータ処理ユニットであり、前記他の処
   理ユニットは、特定のデータ処理に特化した専用データ
   処理ユニットであるデータ処理装置。
4. 【請求項４】 請求項３において、前記データ処理ユニ
   ットは、該データ処理ユニットを制御する汎用命令の代
   わりに、前記専用データ処理ユニットを制御する専用命
   令をフェッチすると、その専用命令を該専用データ処理
   ユニットに供給するフェッチユニットを備えているデー
   タ処理装置。
5. 【請求項５】 内部の演算機能により演算命令を実行し
   た結果に応じて格納されたデータの少なくとも１部が変
   更される第１のレジスタ、および同一チップ内に搭載さ
   れる他の処理ユニットの状態により格納されたデータの
   少なくとも１部が変更可能な第２のレジスタを有するデ
   ータ処理ユニットの制御方法であって、 前記第１のレジスタを参照して遷移先を決定する工程
   と、 前記第２のレジスタを参照して遷移先を決定する工程と
   を有するデータ処理ユニットの制御方法。
6. 【請求項６】 内部の演算機能により演算命令を実行し
   た結果に応じて格納されたデータの少なくとも１部が変
   更される第１のレジスタ、および同一チップ内に搭載さ
   れる他の処理ユニットの状態により格納されたデータの
   少なくとも１部が変更可能な第２のレジスタを有するデ
   ータ処理ユニットの制御プログラムであって、 前記第１のレジスタを参照して遷移先を決定する第１の
   命令と、 前記第２のレジスタを参照して遷移先を決定する第２の
   命令とを有する制御プログラムが記録されているデータ
   処理ユニットで読み取り可能な記録媒体。
7. 【請求項７】 請求項６において、前記データ処理ユニ
   ットは汎用処理が可能な処理ユニットであり、前記他の
   処理ユニットは特定のデータ処理に特化した専用データ
   処理ユニットであり、前記第１および第２の命令を含む
   前記データ処理ユニットで実行される汎用命令と、前記
   専用データ処理ユニットで実行される専用命令とを有す
   る前記制御プログラムが記録されているデータ処理ユニ
   ットで読み取り可能な記録媒体。