JPS6027030A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JPS6027030A JPS6027030A JP58134317A JP13431783A JPS6027030A JP S6027030 A JPS6027030 A JP S6027030A JP 58134317 A JP58134317 A JP 58134317A JP 13431783 A JP13431783 A JP 13431783A JP S6027030 A JPS6027030 A JP S6027030A
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- microprocessor
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- processor
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- 238000012545 processing Methods 0.000 abstract description 30
- 230000006870 function Effects 0.000 description 15
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30058—Conditional branch instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、マイクロプロセッサに関するも6で、例え
ば、複数のマイクロプロセッサからなるシステムによっ
て構成される情報処理に有効に技術に関するものである
。
ば、複数のマイクロプロセッサからなるシステムによっ
て構成される情報処理に有効に技術に関するものである
。
マイクロプロセッサとして、並列処理方式によるマイク
ロプロセッサが公知である(例えば、インテルジャパン
株式会社より1981年8月20日に発行されたl I
APX86フアミリ・ユーザーズマニュアル」及び19
80年9月15日号の日経エレクトロニクスのP、17
9〜F、 192参照)。
ロプロセッサが公知である(例えば、インテルジャパン
株式会社より1981年8月20日に発行されたl I
APX86フアミリ・ユーザーズマニュアル」及び19
80年9月15日号の日経エレクトロニクスのP、17
9〜F、 192参照)。
上記文献に示されているマイクロプロセッサ(型名[8
086J)は、マスタープロセッサを構成し、同じく上
記文献に示されているマイクロプロセノザ(型名180
87J、)はスレーブプロセッサを溝成し、専ら浮動小
数点演算処理を受け持つプロセッサである。このような
並列処理のマイクロプロセッサにあり−Cは、浮動小数
点条件の分岐を伴う情報処理等に分いて、次のような欠
点のあることか本願発明者の研究によって明らかにされ
た。
086J)は、マスタープロセッサを構成し、同じく上
記文献に示されているマイクロプロセノザ(型名180
87J、)はスレーブプロセッサを溝成し、専ら浮動小
数点演算処理を受け持つプロセッサである。このような
並列処理のマイクロプロセッサにあり−Cは、浮動小数
点条件の分岐を伴う情報処理等に分いて、次のような欠
点のあることか本願発明者の研究によって明らかにされ
た。
すなわち、スレーブプロセッサ[8087jは専ら浮動
小数点演算処理を行うものであるので、条件分岐のステ
ータス情報をRAM(ランダム・アクセス・メモリ)に
書込み、次にマスタープロセッサl−8086Jがその
ステータス情報をレジスタに取込み、その条件分岐の実
行を行うという手順により処理を行うものとなるため、
次のような問題を持つものとなる。
小数点演算処理を行うものであるので、条件分岐のステ
ータス情報をRAM(ランダム・アクセス・メモリ)に
書込み、次にマスタープロセッサl−8086Jがその
ステータス情報をレジスタに取込み、その条件分岐の実
行を行うという手順により処理を行うものとなるため、
次のような問題を持つものとなる。
(1)プログラムステップが多く、繁雑になるという欠
点が生じる。(2)上記プログラムステップ数の増加に
伴(・、処理時間が長くなるという欠点が生じる。(3
)−上記プログラムステップの増力口にともないプログ
ラムメモリの領域が大きくなるという欠点が生じるもの
となる。
点が生じる。(2)上記プログラムステップ数の増加に
伴(・、処理時間が長くなるという欠点が生じる。(3
)−上記プログラムステップの増力口にともないプログ
ラムメモリの領域が大きくなるという欠点が生じるもの
となる。
この発明の目的は、簡単な構成により、情報処理機能の
向上を図ったマイクロプロセッサを提供することにある
。
向上を図ったマイクロプロセッサを提供することにある
。
この発明の他の目的は、スレーブプロセッサで−の情報
処理結果によりマスタープロセッサにて行う条件分岐実
行を簡単なプログラムにより高速に行うことのできるマ
イクロプロセッサを提供することにある。
処理結果によりマスタープロセッサにて行う条件分岐実
行を簡単なプログラムにより高速に行うことのできるマ
イクロプロセッサを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説8A″fれば、下記の通りである。
を簡単に説8A″fれば、下記の通りである。
すなわち、特定の条件分岐命令の実行により、外部から
与えられた信号レベルに従った条件分岐を行う機能を付
加することによって、情報処理機能の向上及びこれを利
用して上記並列処理でのプログラムを容易にするもので
ある。
与えられた信号レベルに従った条件分岐を行う機能を付
加することによって、情報処理機能の向上及びこれを利
用して上記並列処理でのプログラムを容易にするもので
ある。
〔実施例1〕
第1図には、マイクロコンピュータシステムを構成する
中央処理装置(以下、マイクロプロセッサCPUと称す
る)のブロック図が示されている。
中央処理装置(以下、マイクロプロセッサCPUと称す
る)のブロック図が示されている。
特に制限されないが、同図のマイクロプロセッサは、公
知の半導体集積回路の製造技術によって1個のシリコン
のような半導体基板上におい℃形成される。また、特に
制限されないが、この実施例では、16ビツトの論理ア
ドレス信号を持つ8ピツト構成のマイクロプロセッサを
示している。
知の半導体集積回路の製造技術によって1個のシリコン
のような半導体基板上におい℃形成される。また、特に
制限されないが、この実施例では、16ビツトの論理ア
ドレス信号を持つ8ピツト構成のマイクロプロセッサを
示している。
この実施例のマイクロプロセッサは、その機能別に分け
ると演算部、制御部及びレジスタ部から構成されている
。すなわち、演算部は、算術演算及び論理演算を行うも
ので、算術論理演算ユニッ)ALU、アキュムレータA
00.アキュムレータラッチFF、一時レジスタR1,
フラグフリップフロップFLG、10進補正BOD等か
ら成っている。
ると演算部、制御部及びレジスタ部から構成されている
。すなわち、演算部は、算術演算及び論理演算を行うも
ので、算術論理演算ユニッ)ALU、アキュムレータA
00.アキュムレータラッチFF、一時レジスタR1,
フラグフリップフロップFLG、10進補正BOD等か
ら成っている。
制御部は、マイクロプロセッサの働きを制御するもので
あり、命令レジスタOP R,命令デコーダとマシンサ
イクルエンコーダ0P−DOR,タイミングと制御回路
To等から成っている。
あり、命令レジスタOP R,命令デコーダとマシンサ
イクルエンコーダ0P−DOR,タイミングと制御回路
To等から成っている。
レジスタ部は、マイクロプロセッサ内の内部メモリとい
った機能を持ち、汎用ワーキングレジスタ及び一時レジ
スタR2ないしR9,スタックギインタSP、プログラ
ムカウンタPC,インターリメンタ/デクリメンタとア
ドレスラッチAD、レジスタ選択回路SL及びマルチプ
レクサMPX等から成っている。上記アドレスラッチの
論理アドレス信号kO〜A15は、アドレスバッファA
DBを介して出力されろ。
った機能を持ち、汎用ワーキングレジスタ及び一時レジ
スタR2ないしR9,スタックギインタSP、プログラ
ムカウンタPC,インターリメンタ/デクリメンタとア
ドレスラッチAD、レジスタ選択回路SL及びマルチプ
レクサMPX等から成っている。上記アドレスラッチの
論理アドレス信号kO〜A15は、アドレスバッファA
DBを介して出力されろ。
この実施例では、その情報処理機能の向上を図るため、
上記マイクロプロセッサCPUに条件分岐を決定する信
号を入力する信号端子PIが設けられるとともに、上記
端子PIに供給された信号に応じてその内容が決定され
る記憶回路が上記フラグフリップフロップ(又はフラグ
レジスタ)FLGに設けられる。
上記マイクロプロセッサCPUに条件分岐を決定する信
号を入力する信号端子PIが設けられるとともに、上記
端子PIに供給された信号に応じてその内容が決定され
る記憶回路が上記フラグフリップフロップ(又はフラグ
レジスタ)FLGに設けられる。
上記フラグレジスタFLGの構成が第2図に示され1い
る。
る。
フラグレジスタFLGは、各種フラッグを記憶する複数
の記憶回路、例えばフリップフロップによって構成され
る。同図には、複数の記憶回路のうちのい(つかか代表
的に示されている。0は、マイクロプロセッサOPUの
加減乗除算、論理演算等の動作により、最上位ビットか
らの桁上けまたは桁下げか生じたことを示すキャリーフ
ラッグCを記憶する記憶回路であり、2は、各演算に伴
う結果がゼロの場合にセットされるゼロフラグZを記憶
する記憶回路であり、またSは、各演算に伴う結果の符
号を示″4−ザ1ンフラグSを記憶する記憶回路である
。そしてTKか、上記端子P■に供給された信号のレベ
ルに応じ℃その値か決められる条件分岐フラグTKを記
憶する記憶回路である。次に第3図な用いて詳しく説明
′1″るが、このマイクロプロセッサCPUには、更に
上記記憶回路TKに記憶され又いる条件分岐フラグTK
の値に従つ又、処理動作を変更する、いわゆる分岐する
条件分岐命令(条件付き飛越し命令)が設けられている
。
の記憶回路、例えばフリップフロップによって構成され
る。同図には、複数の記憶回路のうちのい(つかか代表
的に示されている。0は、マイクロプロセッサOPUの
加減乗除算、論理演算等の動作により、最上位ビットか
らの桁上けまたは桁下げか生じたことを示すキャリーフ
ラッグCを記憶する記憶回路であり、2は、各演算に伴
う結果がゼロの場合にセットされるゼロフラグZを記憶
する記憶回路であり、またSは、各演算に伴う結果の符
号を示″4−ザ1ンフラグSを記憶する記憶回路である
。そしてTKか、上記端子P■に供給された信号のレベ
ルに応じ℃その値か決められる条件分岐フラグTKを記
憶する記憶回路である。次に第3図な用いて詳しく説明
′1″るが、このマイクロプロセッサCPUには、更に
上記記憶回路TKに記憶され又いる条件分岐フラグTK
の値に従つ又、処理動作を変更する、いわゆる分岐する
条件分岐命令(条件付き飛越し命令)が設けられている
。
第3図は、上記マイクロプロセッサCPUの動作を説明
するための図で゛ある。
するための図で゛ある。
マイクロプロセッサCPUに取り込まれた(フェッチさ
れた)命令は、ステップAにおいてデコードされ、その
命令の解読が行なわれる。複数pステップのなかから解
読された命令の内容に従ったステップへと動作が移行嘔
れる(ステップB)。
れた)命令は、ステップAにおいてデコードされ、その
命令の解読が行なわれる。複数pステップのなかから解
読された命令の内容に従ったステップへと動作が移行嘔
れる(ステップB)。
例えば、解読された命令の内容が、単にプログラムカウ
ンタPCの値を歩進させるものであれば、次にステップ
Hが実行される。このステップHにおいて、プログラム
カウンタPOの値の歩進が行なわれる。
ンタPCの値を歩進させるものであれば、次にステップ
Hが実行される。このステップHにおいて、プログラム
カウンタPOの値の歩進が行なわれる。
ステップAにおいて解読された命令が、上記記憶回路T
Kの記憶内容、すなわち条件分岐フラッグTKの値に応
じて実行すべき処理を決める特定の条件分岐命令(条件
付き飛越し、命令)であった場合には、次に述べるよう
な処理が実行される。
Kの記憶内容、すなわち条件分岐フラッグTKの値に応
じて実行すべき処理を決める特定の条件分岐命令(条件
付き飛越し、命令)であった場合には、次に述べるよう
な処理が実行される。
すなわち、ステップ0におい°C1上記記憶回路TKの
記憶内容、言い換えるならば条件分岐フラッグTKの値
が調べられる。この調べた結果、条件が成立した場合に
は、ステップDにおいて条件が成立したときの情報処理
動作に処理が移行する。
記憶内容、言い換えるならば条件分岐フラッグTKの値
が調べられる。この調べた結果、条件が成立した場合に
は、ステップDにおいて条件が成立したときの情報処理
動作に処理が移行する。
これに対して、条件が不成立の場合には、ステップDに
おいて、条件成立のときの情報処理動作に処理が移行す
る。例えば、条件分岐フラッグTKの値が1“(2値化
号の°゛1”)にセットされていた場合には、条件成立
と嘔れて、次にステップFが実行される。このステップ
Fにおいて、プログラムカウンタPCの値が変更される
。これにより、変更されたプログラムカウンタPOの値
によって指示された次の命令の取り込み動作が、次に行
なわれる(ステップG)。言い換えるならば、このとき
プログラムカウンタPOによって形成されたアドレスに
より指示された命令の取り込みが次に行なわれる。この
結果として、条件成立のときの情報処理が次に行なわれ
る。これに対し℃、条件分岐フラッグTKの値が、2値
化号“0”にセットされていた場合には、条件不成立と
されて、次にステップEが実行される。このステップE
において、プログラムカウンタPCの値が所定の数だけ
歩進(インクリメント)される。これにより、歩進され
たプログラムカウンタPOの値によって指示される次の
命令に対して取り込み動作が次に行なわれる(ステップ
G)。この結果として、条件不成立のときの情報処理動
作が次に行なわれる。
おいて、条件成立のときの情報処理動作に処理が移行す
る。例えば、条件分岐フラッグTKの値が1“(2値化
号の°゛1”)にセットされていた場合には、条件成立
と嘔れて、次にステップFが実行される。このステップ
Fにおいて、プログラムカウンタPCの値が変更される
。これにより、変更されたプログラムカウンタPOの値
によって指示された次の命令の取り込み動作が、次に行
なわれる(ステップG)。言い換えるならば、このとき
プログラムカウンタPOによって形成されたアドレスに
より指示された命令の取り込みが次に行なわれる。この
結果として、条件成立のときの情報処理が次に行なわれ
る。これに対し℃、条件分岐フラッグTKの値が、2値
化号“0”にセットされていた場合には、条件不成立と
されて、次にステップEが実行される。このステップE
において、プログラムカウンタPCの値が所定の数だけ
歩進(インクリメント)される。これにより、歩進され
たプログラムカウンタPOの値によって指示される次の
命令に対して取り込み動作が次に行なわれる(ステップ
G)。この結果として、条件不成立のときの情報処理動
作が次に行なわれる。
なお、ステップGにおいて取り込まれた命令は、再び上
記ステップAにおいてデコード坏れ、解読される。以後
上述したのと同様な処理動作が行なわれる。
記ステップAにおいてデコード坏れ、解読される。以後
上述したのと同様な処理動作が行なわれる。
上記特定の条件分岐命令は、特に制限されないが、ステ
ップFにおいてプログラムカウンタPOK!き込むアド
レス情報を含んでいる。このため、上述し、たステップ
FではニブログラムカウンタPCの値を特定の条件分岐
命令の一部を構成するところのアドレス情報の値に書き
替えるような動作が行なわれる。
ップFにおいてプログラムカウンタPOK!き込むアド
レス情報を含んでいる。このため、上述し、たステップ
FではニブログラムカウンタPCの値を特定の条件分岐
命令の一部を構成するところのアドレス情報の値に書き
替えるような動作が行なわれる。
上記条件分岐フラッグTKO値、言い換えるならば記憶
回路TKの記憶内容を2値付号″1”又は0”のいずれ
にセットするかは、」:記信号端子PIに供給される信
号の電位によって決定される。このため、上記信号端子
PIと上記特定の条件分岐命令とを組み合わせることに
より、従来のマイクロプロセッサに無い、例えば後で第
4図を用いて説明するような種々の情報処理を実行する
ことができる。
回路TKの記憶内容を2値付号″1”又は0”のいずれ
にセットするかは、」:記信号端子PIに供給される信
号の電位によって決定される。このため、上記信号端子
PIと上記特定の条件分岐命令とを組み合わせることに
より、従来のマイクロプロセッサに無い、例えば後で第
4図を用いて説明するような種々の情報処理を実行する
ことができる。
上述した説明では、条件分岐フラッグTKの値が1”に
セットされ℃いろときに、条件が成立するものとしてい
たが、2値付号″0″がセットされているときに条件が
成立して、分岐動作が行なわれるようにしてもよい。こ
れを行なうためには、例えば、上記特定の条件分岐命令
を変更すればよい。
セットされ℃いろときに、条件が成立するものとしてい
たが、2値付号″0″がセットされているときに条件が
成立して、分岐動作が行なわれるようにしてもよい。こ
れを行なうためには、例えば、上記特定の条件分岐命令
を変更すればよい。
なお、第3図に示されている特定の条件分岐命令に関す
るフローにおいて、フラッグTKの値のチェックは、例
えば算術論理演算ユニソ)ALU等を使うことにより簡
単に実現できる。また第3図に示されている特定の条件
分岐命令の追加は、命令レジスタOPR,命令デコーダ
とマシンサイクルエンコーダOP −D OR,タイミ
ングと制御回路TO等を上記70−の動作が行なえるよ
うに適当に構成することにより実現できる。
るフローにおいて、フラッグTKの値のチェックは、例
えば算術論理演算ユニソ)ALU等を使うことにより簡
単に実現できる。また第3図に示されている特定の条件
分岐命令の追加は、命令レジスタOPR,命令デコーダ
とマシンサイクルエンコーダOP −D OR,タイミ
ングと制御回路TO等を上記70−の動作が行なえるよ
うに適当に構成することにより実現できる。
〔実施例2〕
第4図には、本発明を適用したマイクロプロセッサCP
Uの信号端子PIと特定の条件分岐命令とを利用した並
列処理形態によるマイクロプロ曳ッサの一実施例のブロ
ック図が示されている。−同図において、マイクロプロ
セッサM−CPUはマスタープロセンサであり、後で第
5図を用いて説明するマイクロプロセッサが用いられる
。一方、8−CPUはスレーブ(00)プロセッサであ
り、特に制限されないが、上記マスタープロセッサM−
OPUに無い浮動小数点演算動作等のような専用の情報
処理を専らの仕事とするマイクロプロセッサである。こ
のスレーブプロセッサの一実施例は後で第7図を用いて
説明する。
Uの信号端子PIと特定の条件分岐命令とを利用した並
列処理形態によるマイクロプロ曳ッサの一実施例のブロ
ック図が示されている。−同図において、マイクロプロ
セッサM−CPUはマスタープロセンサであり、後で第
5図を用いて説明するマイクロプロセッサが用いられる
。一方、8−CPUはスレーブ(00)プロセッサであ
り、特に制限されないが、上記マスタープロセッサM−
OPUに無い浮動小数点演算動作等のような専用の情報
処理を専らの仕事とするマイクロプロセッサである。こ
のスレーブプロセッサの一実施例は後で第7図を用いて
説明する。
後で第10図を用いて詳しく説明するが、上記両プロセ
ッサM、5−OPUは、互いに同期して動作し、RAM
等に書込まれたプログラム語を並列形態に受取り、その
プログラム命令語を解読して、自己の受け持つ情報処理
命令txらは、その命令語に従った処理動作を行なう。
ッサM、5−OPUは、互いに同期して動作し、RAM
等に書込まれたプログラム語を並列形態に受取り、その
プログラム命令語を解読して、自己の受け持つ情報処理
命令txらは、その命令語に従った処理動作を行なう。
一方、自己の受け持つ情報処理命令で無ければ、何の処
理動作をも行なわないノーオペレーション状態となって
待機する。すなわち、浮動小数点演算動作以外の時には
、上記マスタープロセッサM=OPUが動作し、スレー
ブプロセッサ5−apUがノーオペレーション状態とな
って待機する。逆に、浮動小数点演算動作の時で、マス
タープロセッサM−CPUの介入を必侠としない時には
、スレーブプロセッサ5−OPUが動作し5、マスター
プロセッサM−CPUかノーオペレーション状態となっ
て待機する。このような分担処理を同期して行なうため
、所定の信号線によりマスタープロセッサM−OPUと
スレーブプロセッサ5−CPUとが接続され、上記マス
タープロセッサM−OPUの管理下のもとにスレーブプ
ロセッサS −OP Uの処理動作が行なわれる。この
信号線の一つとし、2て、TK信号線(Take Br
anch)を新に設けるものである。すなわち、特に制
限されないが、スレーブプロセッサ5−OPUは、その
内部状態が特定の命令榮件と一致するか否かの判断に従
った信号レベルを形成して上記信号線TKを介してマス
タープロセッサM−OPUの上記信号端子PIに伝える
。マスタープロセッサM−OPUは、上記特定の命令条
件により上記信号線TKの信号レベルに基づい℃。
理動作をも行なわないノーオペレーション状態となって
待機する。すなわち、浮動小数点演算動作以外の時には
、上記マスタープロセッサM=OPUが動作し、スレー
ブプロセッサ5−apUがノーオペレーション状態とな
って待機する。逆に、浮動小数点演算動作の時で、マス
タープロセッサM−CPUの介入を必侠としない時には
、スレーブプロセッサ5−OPUが動作し5、マスター
プロセッサM−CPUかノーオペレーション状態となっ
て待機する。このような分担処理を同期して行なうため
、所定の信号線によりマスタープロセッサM−OPUと
スレーブプロセッサ5−CPUとが接続され、上記マス
タープロセッサM−OPUの管理下のもとにスレーブプ
ロセッサS −OP Uの処理動作が行なわれる。この
信号線の一つとし、2て、TK信号線(Take Br
anch)を新に設けるものである。すなわち、特に制
限されないが、スレーブプロセッサ5−OPUは、その
内部状態が特定の命令榮件と一致するか否かの判断に従
った信号レベルを形成して上記信号線TKを介してマス
タープロセッサM−OPUの上記信号端子PIに伝える
。マスタープロセッサM−OPUは、上記特定の命令条
件により上記信号線TKの信号レベルに基づい℃。
その分岐命令を実行する。
まず、第5図にその機能ブロックが示されているマスタ
ープロセッサM−CPUについて説明する。
ープロセッサM−CPUについて説明する。
特に制限されないが、同図に示さ才L”Cいるマスター
プロセッサM−CPUは、公知の半導体集積回路の製造
技術によって1個のシリコンのような半導体基板上にお
いて形成される。そして、この実施例では、特に制限さ
れないが、そのマスタープロセッサki’−CPUのI
Oに外部信号端子PIが設げられ℃いる。
プロセッサM−CPUは、公知の半導体集積回路の製造
技術によって1個のシリコンのような半導体基板上にお
いて形成される。そして、この実施例では、特に制限さ
れないが、そのマスタープロセッサki’−CPUのI
Oに外部信号端子PIが設げられ℃いる。
マイクロプロセッサM−’CPUは、機能的に分けろと
外部メモリなどとのインタフェース部BIUと、読み出
された命令やデータに基づき命令を実行する部E、Uと
によつ″″CC構成℃いる。上記インタフェース部BI
Uと上記命令実行部Ellとは、処理速度の向上を図る
ために、別々に並行して動作するようにさ才1ている。
外部メモリなどとのインタフェース部BIUと、読み出
された命令やデータに基づき命令を実行する部E、Uと
によつ″″CC構成℃いる。上記インタフェース部BI
Uと上記命令実行部Ellとは、処理速度の向上を図る
ために、別々に並行して動作するようにさ才1ている。
上記インタフェース部BIUは、機能的には、命令キュ
ー・バッファ1.バス制御回路BUS0ONT、インス
トラクションポインタIP、アドレス加算回路Σ及び4
個のセグメントレジスタO8,38,DS、ESなどに
よって構成される。
ー・バッファ1.バス制御回路BUS0ONT、インス
トラクションポインタIP、アドレス加算回路Σ及び4
個のセグメントレジスタO8,38,DS、ESなどに
よって構成される。
上記キュー・バッファ1は、上述した並列動作を可能に
するためのものであって、Fil”0(ファーストイン
・ファーストアウト)のILAM(ランダム・アクセス
・メモリ)として働く。この命令キー−・バッファ1は
、命令実行部EUの動作とは、独立K、複数バイトまで
の命令を先行して外部メモリからプリフェッチする。上
記インストラクションポインタIP、447RFAのセ
グメントレジスタO8,88,DS、ES及びアドレス
加算回路Σによって、命令をフェッチするアドレス信号
が形成されろ。すなわち、これらの回路によって、上述
したプログラムカウンタPOと同様な働きが行なわれる
。
するためのものであって、Fil”0(ファーストイン
・ファーストアウト)のILAM(ランダム・アクセス
・メモリ)として働く。この命令キー−・バッファ1は
、命令実行部EUの動作とは、独立K、複数バイトまで
の命令を先行して外部メモリからプリフェッチする。上
記インストラクションポインタIP、447RFAのセ
グメントレジスタO8,88,DS、ES及びアドレス
加算回路Σによって、命令をフェッチするアドレス信号
が形成されろ。すなわち、これらの回路によって、上述
したプログラムカウンタPOと同様な働きが行なわれる
。
上記命令実行部EUは機能的には、フラグレジスタ2.
論理演算回路ALLY、一時記憶レジスタ3、制御回路
4及び複数のレジスタなどによりて構成されている。上
記複数のレジスタは、アキュムレータA(レジスタAl
(及びALによって構成される)、アキュムレータへの
拡張および補助的な働きを主に行なうペースレジスタB
(DH。
論理演算回路ALLY、一時記憶レジスタ3、制御回路
4及び複数のレジスタなどによりて構成されている。上
記複数のレジスタは、アキュムレータA(レジスタAl
(及びALによって構成される)、アキュムレータへの
拡張および補助的な働きを主に行なうペースレジスタB
(DH。
BL)、カウンタ的用途に主に使われるレジスタ0(O
H,OL)、データ用に主に使われるレジスタD(DH
,DL)、スタックポインタレジスタSP、ソースイン
デックスレジスタSI、ベースポインタレジスタBP及
びディスティネーションインデックスレジスタDIによ
って構成される。
H,OL)、データ用に主に使われるレジスタD(DH
,DL)、スタックポインタレジスタSP、ソースイン
デックスレジスタSI、ベースポインタレジスタBP及
びディスティネーションインデックスレジスタDIによ
って構成される。
なお、上記レジスタSPは、サブルーチンコールまたは
割込みの際の返り番地格納用のメモリを指示するポイン
タとして働き、−上記レジスタSI及びDIはストリン
グ動作の際のソースインデックス(ソースデータの指示
)及びディスティネーションインデックス(宛先)とし
℃働く。
割込みの際の返り番地格納用のメモリを指示するポイン
タとして働き、−上記レジスタSI及びDIはストリン
グ動作の際のソースインデックス(ソースデータの指示
)及びディスティネーションインデックス(宛先)とし
℃働く。
上述したようなマイクロプロセッサの基本的構成は、公
知である(例えば、前述した「IAPX86フアミリ・
ユーザーズマニュアル」に記載されているマイクロプロ
セッサ[型名8086 Jに関する記載参照)ので、詳
しい説明は省略する。
知である(例えば、前述した「IAPX86フアミリ・
ユーザーズマニュアル」に記載されているマイクロプロ
セッサ[型名8086 Jに関する記載参照)ので、詳
しい説明は省略する。
この実施例では、上述した実施例1と同様にフラグレジ
スタ2を構成する記憶回路、例えばフリップフロップの
数が増加されるとともに、増加された記憶回路に関する
命令が追加されている。
スタ2を構成する記憶回路、例えばフリップフロップの
数が増加されるとともに、増加された記憶回路に関する
命令が追加されている。
上記フラグレジスタ2の構成が第6図に示甥れている。
同図には、従来設けられていた各種のフラグに対する記
憶回路のうちのいくつかが代表として示されている。す
なわち、OFは、上述したキャリーフラグと同様なキャ
リーフラグOFを記憶する記憶回路であり、ZFは、上
述したゼロフラグZと同様なゼロフラグZFを記憶する
記憶回路であり、IPは、割込みイネーブルフラグIF
を記憶する記憶回路であり、TFは、プロセッサをシン
グルステップ状態にするためのトラップフラグTFを記
憶するための記憶回路である。そして、この実施例では
、上述したフラグに対する記憶回路の他に、条件分岐フ
ラグTKを記憶するための記憶回路TKが設けられてい
る。この記憶回路TKは、マイクロプロセッサM−OP
Uに設けられた上記信号端子PIに供給されるTK倍信
号従って、その状態が設定される。すなわち、上記TK
倍信号電位に従って、上記記憶回路TKは、2値付号″
1”又はパ0″を記憶する。言い換えるならば、条件分
岐フラグTKの値は、TK倍信号電位によって′1”又
はO”に設定できる。
憶回路のうちのいくつかが代表として示されている。す
なわち、OFは、上述したキャリーフラグと同様なキャ
リーフラグOFを記憶する記憶回路であり、ZFは、上
述したゼロフラグZと同様なゼロフラグZFを記憶する
記憶回路であり、IPは、割込みイネーブルフラグIF
を記憶する記憶回路であり、TFは、プロセッサをシン
グルステップ状態にするためのトラップフラグTFを記
憶するための記憶回路である。そして、この実施例では
、上述したフラグに対する記憶回路の他に、条件分岐フ
ラグTKを記憶するための記憶回路TKが設けられてい
る。この記憶回路TKは、マイクロプロセッサM−OP
Uに設けられた上記信号端子PIに供給されるTK倍信
号従って、その状態が設定される。すなわち、上記TK
倍信号電位に従って、上記記憶回路TKは、2値付号″
1”又はパ0″を記憶する。言い換えるならば、条件分
岐フラグTKの値は、TK倍信号電位によって′1”又
はO”に設定できる。
この条件分岐フラグTKを新らたに設けたことにより、
追加された命令は第3図を用いて説明した条件分岐命令
(条件付き飛越し命令)とほぼ同じであり、また、後で
スレーブプロセッサ5−CPUの説明を行なうときに、
合わせて第10図を用いて説明するので、ここでは説明
しない。
追加された命令は第3図を用いて説明した条件分岐命令
(条件付き飛越し命令)とほぼ同じであり、また、後で
スレーブプロセッサ5−CPUの説明を行なうときに、
合わせて第10図を用いて説明するので、ここでは説明
しない。
なお、上記制御回路4がスレーブプロセッサ5−OPU
へ供給するタイミング信号を形成するとともにスレーブ
プロセッサ5−OPUがものタイミング信号を受ける(
図示せず)。
へ供給するタイミング信号を形成するとともにスレーブ
プロセッサ5−OPUがものタイミング信号を受ける(
図示せず)。
次に、上記スレーブプロセッサ5−CPUについ℃説明
する。
する。
第7図には、上記スレーブプロセッサ5−OPUの機能
的ブロックが示されている。
的ブロックが示されている。
特に制限されないが、同図に水式れCいるスレーブプロ
セッサ5−CPUは、公知の半導体集積回路の製造技術
によって1個のシリコンのような半導体基板上において
形成でれる。
セッサ5−CPUは、公知の半導体集積回路の製造技術
によって1個のシリコンのような半導体基板上において
形成でれる。
このマイクロプロセッサ5−CPUは、その機能から分
けると、コントロールユニットOUと、数値実行ユニy
) N E Uとによって構成されている。
けると、コントロールユニットOUと、数値実行ユニy
) N E Uとによって構成されている。
上記コントロールワード)OUは、機能的には、コント
ロールワード5.スティタスワード(ステータス・ワー
ド)6.データバッファ7、′アドレッシング&パスト
ランキング9及び例外ポインタlO等によって構成され
℃いる。また上記数値実’IT ”−=ツ)NEtJは
、機能的には、指数モジュール11. マイクロコード
コントロールユニット12、タグワード13.レジスタ
スタック14゜一時記憶レジスタ15.アリスメテイツ
クモジユール16及びプログラマブルシフタ17等によ
って構成されている。また、8はオペランドキューであ
る。
ロールワード5.スティタスワード(ステータス・ワー
ド)6.データバッファ7、′アドレッシング&パスト
ランキング9及び例外ポインタlO等によって構成され
℃いる。また上記数値実’IT ”−=ツ)NEtJは
、機能的には、指数モジュール11. マイクロコード
コントロールユニット12、タグワード13.レジスタ
スタック14゜一時記憶レジスタ15.アリスメテイツ
クモジユール16及びプログラマブルシフタ17等によ
って構成されている。また、8はオペランドキューであ
る。
このようなマイクロプロセンサの基本的構成は公知であ
る(例えば、前述した[IAPX867アミリ・ユーザ
ーズマニュアル」に記載でれている数値データ・プロセ
フす[型名8087Jに関する記載参照)ので、詳し6
い説明は省略する。
る(例えば、前述した[IAPX867アミリ・ユーザ
ーズマニュアル」に記載でれている数値データ・プロセ
フす[型名8087Jに関する記載参照)ので、詳し6
い説明は省略する。
この実施例では、処理速度の向上とメモリを有効に使う
ために、このマイクロプロセッサに信号端子POが設け
られるとともに、上記マイクロコードコントロールユニ
ット12が、上記信号端子POを介して、上述したマス
タープロセッサM、−0PUの信号端子PIへのTK補
信号形成するようにされている。
ために、このマイクロプロセッサに信号端子POが設け
られるとともに、上記マイクロコードコントロールユニ
ット12が、上記信号端子POを介して、上述したマス
タープロセッサM、−0PUの信号端子PIへのTK補
信号形成するようにされている。
上記マイクロコードコントロールユニット12の要部が
第9図に示でれている。
第9図に示でれている。
後で第8図を用いて説明する条件分岐命令語(条件付き
飛越し命令語)における分岐条件SBの内容と、上記ス
ティタスワード(ステータス・ワード)6の内容とが所
定の関係、例えば一致したときに、例えばハイレベル(
又はロウレベル)のTK補信号形成し、不一致のときに
は、ロウレベル(又はハイレベル)のTK補信号形成す
るように、PLA方式によって構成されたROM(IJ
−ド・オンリー・メモリ)が上記マイクロコードコント
ロールユニット12内に設けられている。
飛越し命令語)における分岐条件SBの内容と、上記ス
ティタスワード(ステータス・ワード)6の内容とが所
定の関係、例えば一致したときに、例えばハイレベル(
又はロウレベル)のTK補信号形成し、不一致のときに
は、ロウレベル(又はハイレベル)のTK補信号形成す
るように、PLA方式によって構成されたROM(IJ
−ド・オンリー・メモリ)が上記マイクロコードコント
ロールユニット12内に設けられている。
すなわち、上記ステータス・ワード6は、各種のコンデ
ィション・コードなどを記憶するための複数の記憶回路
、例えばフリップフロップによって構成されている。こ
の各稲のコンディション・コードなどが、そのときのス
レーブプロセッサの内部状態を表わしている。同図には
、代表として、アンダーフロー・コードUEを記憶する
ための記憶回路UE、オーバーフロー・コードOBを記
憶するための記憶回路OE、ゼロ検出コードZEを記憶
するための記憶回路ZEが示されている。RoMは、上
記ステータス・ワード6から出力された上述しkようた
コンディション・コードなどからなる2値化号パターン
と、分岐条件SBを構成する2値化号パターンとが、所
定の関係、例えば一致したときに、例えばノ・イレベル
(又はロウレベル)のTK補信号形成するようにされ℃
おり、不一致のときに、ロウレベル(又は)・イレベル
)のTK補信号形成するようにされ℃いる。旨い換える
ならば、ステータス・ワードによって表わされているそ
のときのスレーブ・プロセッサ5−CPUの内部状態と
、分岐条件とが合った場合に7・イレベル(又はロウレ
ベル)のTK補信号形成はれる。
ィション・コードなどを記憶するための複数の記憶回路
、例えばフリップフロップによって構成されている。こ
の各稲のコンディション・コードなどが、そのときのス
レーブプロセッサの内部状態を表わしている。同図には
、代表として、アンダーフロー・コードUEを記憶する
ための記憶回路UE、オーバーフロー・コードOBを記
憶するための記憶回路OE、ゼロ検出コードZEを記憶
するための記憶回路ZEが示されている。RoMは、上
記ステータス・ワード6から出力された上述しkようた
コンディション・コードなどからなる2値化号パターン
と、分岐条件SBを構成する2値化号パターンとが、所
定の関係、例えば一致したときに、例えばノ・イレベル
(又はロウレベル)のTK補信号形成するようにされ℃
おり、不一致のときに、ロウレベル(又は)・イレベル
)のTK補信号形成するようにされ℃いる。旨い換える
ならば、ステータス・ワードによって表わされているそ
のときのスレーブ・プロセッサ5−CPUの内部状態と
、分岐条件とが合った場合に7・イレベル(又はロウレ
ベル)のTK補信号形成はれる。
なお、このROMは、上記分岐条件の内容と、ステータ
ス・ワードの内容とを受けて、T K信号以外の他の信
号も形成するものである。
ス・ワードの内容とを受けて、T K信号以外の他の信
号も形成するものである。
第8図には、上記スレーブプロセッサ5−opU及び上
記マスタープロセッサM−OPUに取り込まれる命令の
一例が示されている。この命令は、特定の条件分岐命令
の一例であって、分岐条件SHの内容と、スレーブプロ
セッサS −OP tJ’のステータス・ワード6の内
容とが一致し1こ場合、すなわち条件が成立した場合(
そのときのスレーブプロセッサ5−CPUの内部状態と
h岐条件とが適合した場合)、分岐先アドレス13Aの
内容にもとづいて決められたアドレスから次の命令を取
り込んで、これを実行し、反対に不一致の場合、すなわ
ち条件不成立の場合(そのときl)スレーブプロセッサ
5−OPUの内部状態と分岐条件とが適合しなかりた場
合)には、この命令の直後のアドレスから次命令を取り
込んで、これな実行する命令である。
記マスタープロセッサM−OPUに取り込まれる命令の
一例が示されている。この命令は、特定の条件分岐命令
の一例であって、分岐条件SHの内容と、スレーブプロ
セッサS −OP tJ’のステータス・ワード6の内
容とが一致し1こ場合、すなわち条件が成立した場合(
そのときのスレーブプロセッサ5−CPUの内部状態と
h岐条件とが適合した場合)、分岐先アドレス13Aの
内容にもとづいて決められたアドレスから次の命令を取
り込んで、これを実行し、反対に不一致の場合、すなわ
ち条件不成立の場合(そのときl)スレーブプロセッサ
5−OPUの内部状態と分岐条件とが適合しなかりた場
合)には、この命令の直後のアドレスから次命令を取り
込んで、これな実行する命令である。
なお、BRは、この命令の種類を表わす2値付号パター
ンによって構成された命令コードである。
ンによって構成された命令コードである。
従りて、この例の命令において、命令コードBRの内容
は、特定の条件分岐命令、すなわち条件付き飛越し、命
令を表わす所定の2値付号ハターンになっている。後で
第1O図を用いて説明するが、上記分岐条件SBの内容
は、主にスレーブプロセッサ5−CPUで使われ、上記
分岐先アドレスBAの内容は、主にマスタープロセッサ
M−OPUで使われる。
は、特定の条件分岐命令、すなわち条件付き飛越し、命
令を表わす所定の2値付号ハターンになっている。後で
第1O図を用いて説明するが、上記分岐条件SBの内容
は、主にスレーブプロセッサ5−CPUで使われ、上記
分岐先アドレスBAの内容は、主にマスタープロセッサ
M−OPUで使われる。
次に、第10図を用いて上記マスタープロセッサM−C
PUと、上記スレーブプロセッサ5−CPUの動作を説
明する。同図において、(5)はマスタープロセッサM
−CPU側の動作であり、(blは。
PUと、上記スレーブプロセッサ5−CPUの動作を説
明する。同図において、(5)はマスタープロセッサM
−CPU側の動作であり、(blは。
スレーブプロセッサ5−CPU側の動作である。−まず
、マスタープロセッサM −OP Uから出力されたア
ドレス信号によって指示された命令が、ステップIMに
おいてマスタープロセッサM−OPUに取り込まれる。
、マスタープロセッサM −OP Uから出力されたア
ドレス信号によって指示された命令が、ステップIMに
おいてマスタープロセッサM−OPUに取り込まれる。
すなわち、命令がフェッチされる。このとき、スレーブ
プロセッサ5−OPUでも上記命令が取り込まれる(ス
テップIS)。
プロセッサ5−OPUでも上記命令が取り込まれる(ス
テップIS)。
取り込まれた命令は、それぞれのプロセッサM−CPU
、5−OPUにおいて解読される(ステップJM、JS
)。
、5−OPUにおいて解読される(ステップJM、JS
)。
上記命令が、浮動小数点演算に関する演算命令であって
、マスタープロセッサM −OP Uの処理を必要とし
ない命令であった場合、マスタープロセッサM−OPU
においては、ステップKMにおいてそれを判定し又、次
にステップXの処理を行なう。すなわち、マスタープロ
セッサM−OPUはノーオペレーション動作状態となる
。このとき、スレーブプロセッサ3−CPUにおいては
、上記命令が演算命令であることをステップに4におい
て判定して、次にステップWの処理を行なう。すなわち
、ステップWにおいて、演算命令が実行される。
、マスタープロセッサM −OP Uの処理を必要とし
ない命令であった場合、マスタープロセッサM−OPU
においては、ステップKMにおいてそれを判定し又、次
にステップXの処理を行なう。すなわち、マスタープロ
セッサM−OPUはノーオペレーション動作状態となる
。このとき、スレーブプロセッサ3−CPUにおいては
、上記命令が演算命令であることをステップに4におい
て判定して、次にステップWの処理を行なう。すなわち
、ステップWにおいて、演算命令が実行される。
反対に、上記命令がマスタープロセッサM−OPUに関
する命令、例えばピット操作命令などの場合には、マス
タープロセッサM−OPUにおいて、その命令に対応し
たステップ(図示せず)の処理が行なわれる。これによ
り、ビット操作などが行なわれる。このとき、スレーブ
プロセッサ5−OPUでは、ステップYの処理が行なわ
れる。
する命令、例えばピット操作命令などの場合には、マス
タープロセッサM−OPUにおいて、その命令に対応し
たステップ(図示せず)の処理が行なわれる。これによ
り、ビット操作などが行なわれる。このとき、スレーブ
プロセッサ5−OPUでは、ステップYの処理が行なわ
れる。
すなわち、スレーブプロセッサ5−OPUは、ノーオペ
レーション動作状態となる。
レーション動作状態となる。
上記命令が、第8図に示したような特定の条件分岐命令
であった場合、マスタープロセッサM−CPUにおい℃
は、ステップKMでそれを判定して、次にステップLを
実行する。またスレーブプロセッサ3− OP Uにお
いても、ステップKSでそれを判定して、次にステップ
Rを実行する。
であった場合、マスタープロセッサM−CPUにおい℃
は、ステップKMでそれを判定して、次にステップLを
実行する。またスレーブプロセッサ3− OP Uにお
いても、ステップKSでそれを判定して、次にステップ
Rを実行する。
すなわち、スレーブプロセッサ5−CPUでは、まずこ
の命令における分岐条件の内容と、ステータス・ワード
6の内容との比較が行なわれる(ステップR)。言い換
えるならば、分岐条件の内容と、ステータス・ワード6
の内容によりて表わされているそのときのスレーブプロ
セッサ5−OPUの状態との比較が行なわれる。この分
岐条件と、そのときのスレーブプロセッサ5−CPUの
内部状態とが一致した場合(条件が成立した場合)、ス
レーブプロセッサ5−OPUでは、ステラ7’Tが実行
される。すなわちTK倍信号値を2値付号の1”にする
。言い換えるならば、TK倍信号電位をハイレベルにす
る。反対に分岐条件と、そのトキのスレーブプロセッサ
5−CPUの状態とが不一致の場合(条件不成立の場合
)、スレーブプロセッサ5−opuでは、ステップUが
実行される。すなわちTK倍信号値が、2値信刊”0”
に烙れる。言い換えるならば、TK倍信号電位がロウレ
ベルにされる。次にスレーブプロセッサ5−CPUでは
、TK倍信号値が確定したことをマスタープロセッサM
−CPUに伝えるために、ステップ■が実行される。す
なわちタイミング信号BUSYがマスタプロセンサM
−OP Uに送出される。
の命令における分岐条件の内容と、ステータス・ワード
6の内容との比較が行なわれる(ステップR)。言い換
えるならば、分岐条件の内容と、ステータス・ワード6
の内容によりて表わされているそのときのスレーブプロ
セッサ5−OPUの状態との比較が行なわれる。この分
岐条件と、そのときのスレーブプロセッサ5−CPUの
内部状態とが一致した場合(条件が成立した場合)、ス
レーブプロセッサ5−OPUでは、ステラ7’Tが実行
される。すなわちTK倍信号値を2値付号の1”にする
。言い換えるならば、TK倍信号電位をハイレベルにす
る。反対に分岐条件と、そのトキのスレーブプロセッサ
5−CPUの状態とが不一致の場合(条件不成立の場合
)、スレーブプロセッサ5−opuでは、ステップUが
実行される。すなわちTK倍信号値が、2値信刊”0”
に烙れる。言い換えるならば、TK倍信号電位がロウレ
ベルにされる。次にスレーブプロセッサ5−CPUでは
、TK倍信号値が確定したことをマスタープロセッサM
−CPUに伝えるために、ステップ■が実行される。す
なわちタイミング信号BUSYがマスタプロセンサM
−OP Uに送出される。
一方、マスタープロセッサM−OPUでは、%に制限さ
れ1rいが、まずスレーブプロセッサ5−OPUで条件
が成立した場合に、実行すべきアドレスの計算が行なわ
れる(ステップL)。すなわち、条件が成立したときに
実行すべき命令が記憶されているアドレスを、上記命令
の一部を構成しているところの分岐先アドレスにもとづ
いてめる。次に、スレーブプロセッサ5−CPUからタ
イミング信号BUSYが送出されるまで、マスタープロ
セッサM−CPUはステップMで待期する。
れ1rいが、まずスレーブプロセッサ5−OPUで条件
が成立した場合に、実行すべきアドレスの計算が行なわ
れる(ステップL)。すなわち、条件が成立したときに
実行すべき命令が記憶されているアドレスを、上記命令
の一部を構成しているところの分岐先アドレスにもとづ
いてめる。次に、スレーブプロセッサ5−CPUからタ
イミング信号BUSYが送出されるまで、マスタープロ
セッサM−CPUはステップMで待期する。
マスタープロセッサM−OPUが、スレーブプロセッサ
5−CPUから送出されたタイミング信号BUSYを受
けると、次にステップNが実行される。
5−CPUから送出されたタイミング信号BUSYを受
けると、次にステップNが実行される。
すなわち、記憶回路TKに記憶されている条件分岐フラ
ッグTKの値が1″かθ″かのチェックが行なわれる。
ッグTKの値が1″かθ″かのチェックが行なわれる。
なお、この記憶回路TKの記憶内容は、TK信号線を介
して伝えられたTK倍信号2値化号に対応した2値化号
にされている。例えば、上記形成され1こTK倍信号値
が、2値信夛″1”(ハイレベル)であれば、記憶回路
TK−には2値化号“1”が記憶され、条件分岐フラッ
グTKの値は2値化号“1″となっている。これに対し
て、上記TK倍信号値が、2値付号″0”(ロウレベル
)であれば、上記記憶回路TKには2値付号″0”が記
憶され、条件分岐フラッグTKの値は、2値化号″0″
となつ又いる。
して伝えられたTK倍信号2値化号に対応した2値化号
にされている。例えば、上記形成され1こTK倍信号値
が、2値信夛″1”(ハイレベル)であれば、記憶回路
TK−には2値化号“1”が記憶され、条件分岐フラッ
グTKの値は2値化号“1″となっている。これに対し
て、上記TK倍信号値が、2値付号″0”(ロウレベル
)であれば、上記記憶回路TKには2値付号″0”が記
憶され、条件分岐フラッグTKの値は、2値化号″0″
となつ又いる。
ステップNで、条件分岐フラッグT Kを調べた結果、
条件分岐フラッグTKの値が2値付号″l”になってい
れば、上記命令の条件が成立したものとして、次にステ
ップOが実行でれる。反対に条件分岐フラッグTKの値
が°゛0”になっていれば、上記命令の条件は成立しな
かったものとして、次にステップPが実行妊れる。
条件分岐フラッグTKの値が2値付号″l”になってい
れば、上記命令の条件が成立したものとして、次にステ
ップOが実行でれる。反対に条件分岐フラッグTKの値
が°゛0”になっていれば、上記命令の条件は成立しな
かったものとして、次にステップPが実行妊れる。
上記ステップ0では、命令ポインタIPの値を、先にス
テップLでめたアドレス値に従った値に書き替えること
が行なわれる。言い換えるならば、上記命令の分岐先ア
ドレスに従ったアドレス値にプログラムカウンタの値が
セットされる。これに対し7て上記ステップPでは、こ
の命令の次のアドレスから次命令を取り込むために、命
令ポインタIPの歩進が行なわれる。言い換えるならば
、プログラムカウンタの歩進が行なわれる。
テップLでめたアドレス値に従った値に書き替えること
が行なわれる。言い換えるならば、上記命令の分岐先ア
ドレスに従ったアドレス値にプログラムカウンタの値が
セットされる。これに対し7て上記ステップPでは、こ
の命令の次のアドレスから次命令を取り込むために、命
令ポインタIPの歩進が行なわれる。言い換えるならば
、プログラムカウンタの歩進が行なわれる。
この後、マスターブロセクサM=CPU内の命令ポイン
タIPK書き込まれているアドレス信号に従ったアドレ
ス信号によって指示された命令が、再び上述したステッ
プIM及び■Sにおいて、マスタープロセッサM−OP
U及びスレーブプロセッサ5−CPUに取り込まれる。
タIPK書き込まれているアドレス信号に従ったアドレ
ス信号によって指示された命令が、再び上述したステッ
プIM及び■Sにおいて、マスタープロセッサM−OP
U及びスレーブプロセッサ5−CPUに取り込まれる。
以上、上述したのと同様な処理が繰り返される。
これにより、上記のように条件が成立した場合には、上
記ステップOにおいてその値が書き替えられた命令ポイ
ンタIPによっ又間接的あるいは直接的に指示されたア
ドレスから初まるプログラムが実行され、上記のように
条件が成立しなかった場合には、上記ステップPにおい
℃歩進された命令ポインタIPによって間接的あるいは
直接的に指示されたアドレスから初まるプログラムが実
行される。
記ステップOにおいてその値が書き替えられた命令ポイ
ンタIPによっ又間接的あるいは直接的に指示されたア
ドレスから初まるプログラムが実行され、上記のように
条件が成立しなかった場合には、上記ステップPにおい
℃歩進された命令ポインタIPによって間接的あるいは
直接的に指示されたアドレスから初まるプログラムが実
行される。
以上の説明からも判るように、上記条件分岐命令を構成
するところの分岐条件は、主にスレーブプロセッサ5−
CPUで使われ、分岐先アドレスは、主にマスタープロ
セッサM−CPUで使われる。また命令コードは、その
命令の種類を識別するために両プロセッサで使われる。
するところの分岐条件は、主にスレーブプロセッサ5−
CPUで使われ、分岐先アドレスは、主にマスタープロ
セッサM−CPUで使われる。また命令コードは、その
命令の種類を識別するために両プロセッサで使われる。
なお、第10図に示されている特定の条件分岐命令(条
件付き飛越し命令)に関するフローにおいて、ジャンプ
先アドレスの決定を行なうステップLでの処理は、アド
レス加算回路Σ等を使うことによって比較的簡単に実現
できる。またフラッグTKの値のチェックは、論理演算
回路ALU等を使うことによって比較的簡単に行なうこ
とができる。また、第10図に示されているような特定
の条件分岐命令の追加は、マスタープロセッサにおいて
は、上記フローの動作が行なえるように、制御回路4な
どに対し、て適当な機能の迫力11あるいは機能を変更
することによって実現できるし、スレーブプロセッサに
おいても、上記フローの動作が行なえるように、マイク
ロコードコントロールユニット12などに対して適当な
機i泪の追加あるいは機能を変更することによって実現
できる。また、上述したタイミング信号BUSYなどは
、従来使われていたものを流用することができる(前述
した文献参照)。
件付き飛越し命令)に関するフローにおいて、ジャンプ
先アドレスの決定を行なうステップLでの処理は、アド
レス加算回路Σ等を使うことによって比較的簡単に実現
できる。またフラッグTKの値のチェックは、論理演算
回路ALU等を使うことによって比較的簡単に行なうこ
とができる。また、第10図に示されているような特定
の条件分岐命令の追加は、マスタープロセッサにおいて
は、上記フローの動作が行なえるように、制御回路4な
どに対し、て適当な機能の迫力11あるいは機能を変更
することによって実現できるし、スレーブプロセッサに
おいても、上記フローの動作が行なえるように、マイク
ロコードコントロールユニット12などに対して適当な
機i泪の追加あるいは機能を変更することによって実現
できる。また、上述したタイミング信号BUSYなどは
、従来使われていたものを流用することができる(前述
した文献参照)。
次に、上記第4図に示されているシステムを利用し、て
、特に制限されないが、ある数Xの平方根をめる場合に
ついて説明する。
、特に制限されないが、ある数Xの平方根をめる場合に
ついて説明する。
第11図には、ある数Xの平方根をめる場合の流れ図が
示づれている。
示づれている。
この例では、スレーブプロセッサ5−CPUによって、
X=(A+2)/2の浮動小数点演算が、ステップAA
において行なわれ、次に同じくスレーブプロセッサ5−
CPUによつC1〇二(A’/XIX)/2の浮動小数
点演算がステップABにおいて行なわれる。
X=(A+2)/2の浮動小数点演算が、ステップAA
において行なわれ、次に同じくスレーブプロセッサ5−
CPUによつC1〇二(A’/XIX)/2の浮動小数
点演算がステップABにおいて行なわれる。
上述したステータス・ワード6を構成する各記憶回路の
記憶内容は、このステップAI3におい1行なわれた演
算によって生じたスレーブプロセッサ す5−CPUの内#状態を表わす。従って、このステー
タス・ワード6を構成する各記憶回路の記憶内容を調べ
ることによって、上記ステップABでの演算の結果、変
数Cの値がゼロよりも大きくなったかどうかを知ること
ができる。
記憶内容は、このステップAI3におい1行なわれた演
算によって生じたスレーブプロセッサ す5−CPUの内#状態を表わす。従って、このステー
タス・ワード6を構成する各記憶回路の記憶内容を調べ
ることによって、上記ステップABでの演算の結果、変
数Cの値がゼロよりも大きくなったかどうかを知ること
ができる。
そこで、変数Cの値がゼロよりも大きくなったときに、
上記第9図に示でれているROMからハイレベル(2値
化号“1″)のTK倍信号出力されるように、そのとき
のステータス・ワード6の出力信号に適合した2値付号
パ〃−ンを分岐条件として持ち、後で述べるステップA
Eの処理を実行するためのプログラムが記憶修れ又いる
アドレスを間接的に指示するアドレスをその分岐先アド
レスとし℃持つ上述したような特定の条件分岐命令が用
意され、次のステップACにおいて実行される。
上記第9図に示でれているROMからハイレベル(2値
化号“1″)のTK倍信号出力されるように、そのとき
のステータス・ワード6の出力信号に適合した2値付号
パ〃−ンを分岐条件として持ち、後で述べるステップA
Eの処理を実行するためのプログラムが記憶修れ又いる
アドレスを間接的に指示するアドレスをその分岐先アド
レスとし℃持つ上述したような特定の条件分岐命令が用
意され、次のステップACにおいて実行される。
これにより、上記ステップAL3での演算の結果、変数
Cの値がゼロよりも大きくなった後、ステップACが実
行されると、マスタープロセッサM−CP、U内の記憶
回路TKには、2値化号”1”が記憶される。これによ
って、次に、マスタープロセッサM−CPUは、上述し
た条件が成立したものとして、ステップAEの処理、例
えば、ある数Xの平方根をめる演算が終了したことを示
す処理を実行する。これに対して、ステップABでの@
算の結果、上記分岐条件が成立しなかった場合には、上
6己スレーフ゛フ゛ロセソサ5−CPUからロウレベル
(0” )のTK(i号が、マスタープロセッサM−C
PUに伝えられる。これにより、上記記憶回路′PKに
は2値化号“′0”の条件分岐フラッグTKが記憶され
ろ。この結果、マスタープロセッサM−OPUば、上記
第10図に示されているように、次の命令のアドレスを
指示して、これを実行する。この例では、スレー ブプ
ロセノサ5−OPUKX=X+0の演算を行なわせるス
テップADが実行される。′その後、再び上記ステップ
AI3が実行され、以後、上述したような処理が繰り返
される。
Cの値がゼロよりも大きくなった後、ステップACが実
行されると、マスタープロセッサM−CP、U内の記憶
回路TKには、2値化号”1”が記憶される。これによ
って、次に、マスタープロセッサM−CPUは、上述し
た条件が成立したものとして、ステップAEの処理、例
えば、ある数Xの平方根をめる演算が終了したことを示
す処理を実行する。これに対して、ステップABでの@
算の結果、上記分岐条件が成立しなかった場合には、上
6己スレーフ゛フ゛ロセソサ5−CPUからロウレベル
(0” )のTK(i号が、マスタープロセッサM−C
PUに伝えられる。これにより、上記記憶回路′PKに
は2値化号“′0”の条件分岐フラッグTKが記憶され
ろ。この結果、マスタープロセッサM−OPUば、上記
第10図に示されているように、次の命令のアドレスを
指示して、これを実行する。この例では、スレー ブプ
ロセノサ5−OPUKX=X+0の演算を行なわせるス
テップADが実行される。′その後、再び上記ステップ
AI3が実行され、以後、上述したような処理が繰り返
される。
このように、条件分岐命令の分岐条件が成立したか否か
が、信号、WTKを介してスレーブプロセッサ5−CP
UからマスタープロセッサM−OPUVr−直ちに伝え
られるため、処理の高速化を図ることができる。すなわ
ち、分岐動作の実行に移行するときなどの処理を高速に
行なうことができる。
が、信号、WTKを介してスレーブプロセッサ5−CP
UからマスタープロセッサM−OPUVr−直ちに伝え
られるため、処理の高速化を図ることができる。すなわ
ち、分岐動作の実行に移行するときなどの処理を高速に
行なうことができる。
〔実施例3〕
上記実施例1では、フラッグレジスタFLGに新らたに
条件分岐フラッグTKを記憶するための記憶回路TKを
設けたが、上記記憶回路TKを設けずに上述した特定の
条件分岐命令において、上記信号端子PIの電位を調べ
るようにする。
条件分岐フラッグTKを記憶するための記憶回路TKを
設けたが、上記記憶回路TKを設けずに上述した特定の
条件分岐命令において、上記信号端子PIの電位を調べ
るようにする。
すなわち、第3図において、ステップCで信号端子P′
Iの電位がハイレベル(「1”)かロウレベル(0”)
かを調べ、例えばハイレベル(“°1”)のときに条件
が成立したものとして、次にステップF柾実行し、ロウ
レベルじO”)のときに条件不成立として、次にステッ
プEを実行する。
Iの電位がハイレベル(「1”)かロウレベル(0”)
かを調べ、例えばハイレベル(“°1”)のときに条件
が成立したものとして、次にステップF柾実行し、ロウ
レベルじO”)のときに条件不成立として、次にステッ
プEを実行する。
このようにすれば、条件分岐フラッグTKを記憶するた
めの記憶回路TKを新らたに7ラソグレジスタFLGに
設ける必要が無くなるため、旨集積化が図れる。
めの記憶回路TKを新らたに7ラソグレジスタFLGに
設ける必要が無くなるため、旨集積化が図れる。
〔実施例4〕
上記実施例2では、マスタープロセッサt−0PUに条
件分岐フラッグTKを記憶するレジスタ(記憶回路)を
新らたに設けたが、スレーブプロセッサ5−CPU側、
つまり、第9図に示されているPLAの出力側に同様な
フラッグ用レジスタを設ける。すなわち、PLAから出
力されrs T K信号が記憶されるレジスタをスレー
ブプロセッサ5−CPUに設ける。この場合、第10図
に示されている動作において、ステップ11又はUで、
このレジスタにPLAからTK倍信号セ・ソトされる。
件分岐フラッグTKを記憶するレジスタ(記憶回路)を
新らたに設けたが、スレーブプロセッサ5−CPU側、
つまり、第9図に示されているPLAの出力側に同様な
フラッグ用レジスタを設ける。すなわち、PLAから出
力されrs T K信号が記憶されるレジスタをスレー
ブプロセッサ5−CPUに設ける。この場合、第10図
に示されている動作において、ステップ11又はUで、
このレジスタにPLAからTK倍信号セ・ソトされる。
このようにすることにより、マスタープロセッサM−C
PU側には、条件分岐7ラソグTKを記憶するためのレ
ジスタを設けても設けなくてもよい。従って、マスター
プロセッサの島集積化を図ることが可能となる。
PU側には、条件分岐7ラソグTKを記憶するためのレ
ジスタを設けても設けなくてもよい。従って、マスター
プロセッサの島集積化を図ることが可能となる。
〔効 果1
(1)、マイクロプロセッサに信号端子を設けるととも
に、この信号端子の電位に従って条件分岐を行なう特定
の条件分岐命令(条件付き飛越し命令)を追加すること
により、この特定の条件分岐命令t[って、マイクロプ
ロセッサ外の状態を監視してその状態に応じた情報処理
を直ちに行なうことができるという効果が得られる。こ
の機能は、特定の状態に対応して緊急な処理動作を必要
とする各種の情報処理において、直ちに高速に応答でき
るから便利なものとなる。
に、この信号端子の電位に従って条件分岐を行なう特定
の条件分岐命令(条件付き飛越し命令)を追加すること
により、この特定の条件分岐命令t[って、マイクロプ
ロセッサ外の状態を監視してその状態に応じた情報処理
を直ちに行なうことができるという効果が得られる。こ
の機能は、特定の状態に対応して緊急な処理動作を必要
とする各種の情報処理において、直ちに高速に応答でき
るから便利なものとなる。
(2)、マイクロプロセッサの命令として、マイクロプ
ロセッサの内部状態がある条件になっているかどうかを
調べる条件命令を追加して、この(ミ件が成立(あるい
は不成立)のときに、それをマイクロプロセッサの信号
端子を介して外部に伝えろようにしたことにより、マイ
クロプロセッサの内部状態をこの命令によって外部から
調べることができるという効果が得られる。この機能は
、マイクロプロセッサが情報処理を行なっている途中の
状態を容易に外部へ知らせることができるから便利なも
のである。
ロセッサの内部状態がある条件になっているかどうかを
調べる条件命令を追加して、この(ミ件が成立(あるい
は不成立)のときに、それをマイクロプロセッサの信号
端子を介して外部に伝えろようにしたことにより、マイ
クロプロセッサの内部状態をこの命令によって外部から
調べることができるという効果が得られる。この機能は
、マイクロプロセッサが情報処理を行なっている途中の
状態を容易に外部へ知らせることができるから便利なも
のである。
(3)、所定の信号端子に供給された信号に従つ又、条
件分岐を行なう特定の条件分岐命令が命令と(、。
件分岐を行なう特定の条件分岐命令が命令と(、。
て追加されたマスタープロセッサと、その内部状態があ
る条件に適合し−こいるかどうかを調べる特定の条件命
令を有し、この条件が成立し、たとき(あるいは条件が
成立しなかつ1.−とぎ)、所定の信号端子から上記マ
スターフロセッサの上記所定の信号端子に信閃を出力″
′4−るスレーブプロセッサとを用いて、スレーブプロ
セッサの内↑1b状態が、ある条件になったとき(ある
いはある・条件にならなかったとぎ)1分岐する苧件分
岐命令を伴う処理、例えば浮動小数点演算処理を行l、
fうように1.7たことにより、少ブZい命令で、あた
かもマスタープロセッサの中に上記浮動小数点演算機能
を持たせたかのような動作を行fcうので、その高速処
理動作を実現できるという効果か得られる。
る条件に適合し−こいるかどうかを調べる特定の条件命
令を有し、この条件が成立し、たとき(あるいは条件が
成立しなかつ1.−とぎ)、所定の信号端子から上記マ
スターフロセッサの上記所定の信号端子に信閃を出力″
′4−るスレーブプロセッサとを用いて、スレーブプロ
セッサの内↑1b状態が、ある条件になったとき(ある
いはある・条件にならなかったとぎ)1分岐する苧件分
岐命令を伴う処理、例えば浮動小数点演算処理を行l、
fうように1.7たことにより、少ブZい命令で、あた
かもマスタープロセッサの中に上記浮動小数点演算機能
を持たせたかのような動作を行fcうので、その高速処
理動作を実現できるという効果か得られる。
(4)、2つのマイクロプロセッサにより条件命令を伴
う浮動小数点演算動作を行なう場合、必安な信号を直接
スレーブプロセッサ5−CPUからマスタープロセッサ
M−CPUに伝えるようにすることによって、1つの命
令によりあたかもマスタープロセフすM−OPUO中に
上記浮動小数点演算機能を持たせたかのような動作を行
なうので、その高速処理動作を実現できるという効果が
得られる。ちなみに、上記従来の方式に比べて、処理時
間を約1/4と大幅に短縮できるものとなる。
う浮動小数点演算動作を行なう場合、必安な信号を直接
スレーブプロセッサ5−CPUからマスタープロセッサ
M−CPUに伝えるようにすることによって、1つの命
令によりあたかもマスタープロセフすM−OPUO中に
上記浮動小数点演算機能を持たせたかのような動作を行
なうので、その高速処理動作を実現できるという効果が
得られる。ちなみに、上記従来の方式に比べて、処理時
間を約1/4と大幅に短縮できるものとなる。
(5)、所定の信号端子に供給された信号に従っ℃条件
分岐を行なう特定の条件分岐命令が命令として追加され
た第1のマイクロプロセッサと、その内るいは条件が成
立しなかったとき)、所定の信号端子から上記第1のマ
イクロプロセッサの所定の信号端子に信号を出力する第
2のマイクロプロセッサとを用いて、第2のマイクロプ
ロセッサの内部状態が、ある条件になったとき(あるい
はある条件にならなくなったとき)、分岐する条件分岐
命令を伴う処理、例えば浮動小数点演算処理を行この発
明は、単体のマイクロプロセッサ及び複数のマイクロプ
ロセッサからなる並列処理による情報処理システムに広
く利用できるものである。
分岐を行なう特定の条件分岐命令が命令として追加され
た第1のマイクロプロセッサと、その内るいは条件が成
立しなかったとき)、所定の信号端子から上記第1のマ
イクロプロセッサの所定の信号端子に信号を出力する第
2のマイクロプロセッサとを用いて、第2のマイクロプ
ロセッサの内部状態が、ある条件になったとき(あるい
はある条件にならなくなったとき)、分岐する条件分岐
命令を伴う処理、例えば浮動小数点演算処理を行この発
明は、単体のマイクロプロセッサ及び複数のマイクロプ
ロセッサからなる並列処理による情報処理システムに広
く利用できるものである。
第1図は、この発明の一実施例を示すマイクロプロセッ
サのブロック図、 第2図は、第1図のマイクロプロセッサのフラッグレジ
スタFLGの構成を示す図、 第3図は、第1図のマイクロプロセッサの動作を説明す
るための図、 第4図は、この発明の他の一実施例を示すブロック図、 第5図は、この発明の他の一実施例を示すマイクロプロ
セッサのブロック図、 第6図は、第5図に示ζ九ているマイクロプロセッサの
フラグレジスタの構成を示す図、第7図は、この発明の
更に他の一実施例を示すマイクロプロセッサのブロック
図、 第8図は、命令の構成を示す図、 第9図は、−1記第7図に示されているマイクロプロセ
ッサの構成を説明するための図、第10図は、第5図及
び第7図に示されているマイクロプロセッサの動作を説
明するための図、第11図は、第5図及び第7図に示さ
れ℃いるマイクロプロセッサの動作を説明するための図
である。 OPU・・・マイクロプロセッサ、創=−4は1子=L
U・・・算術論理演算ユニット、AOO・・・アキュム
レータ、FF・・・アキュムレータラッチ、R1・・・
一時レジスタ、FLG・・・フラグフリップフロップ、
BOD・・・10進補正、OPR・・・命令レジスタ、
0P−DOR・・・命令テコーダとマシンサイクルエン
コーダ、To・・・タイミングと制御回路、R1ないし
R8・・・汎用ワーキングレジスタ及び一時レジスタ、
SP・・・スタックポインタ、PC・・・プログラムカ
ウンタ、AD・・・インクリメンタ/デクリメンタとア
ドレスラッチ、SL・・・レジスタ選択回路、MPX・
・・マルチプレクサ、M−OPU・・・マスタープロセ
ッサ、5−OPU・・・スレーブプロセッサ、RAM・
・・ランダム・アクセス・メモリ。 第10図 第11r”’1
サのブロック図、 第2図は、第1図のマイクロプロセッサのフラッグレジ
スタFLGの構成を示す図、 第3図は、第1図のマイクロプロセッサの動作を説明す
るための図、 第4図は、この発明の他の一実施例を示すブロック図、 第5図は、この発明の他の一実施例を示すマイクロプロ
セッサのブロック図、 第6図は、第5図に示ζ九ているマイクロプロセッサの
フラグレジスタの構成を示す図、第7図は、この発明の
更に他の一実施例を示すマイクロプロセッサのブロック
図、 第8図は、命令の構成を示す図、 第9図は、−1記第7図に示されているマイクロプロセ
ッサの構成を説明するための図、第10図は、第5図及
び第7図に示されているマイクロプロセッサの動作を説
明するための図、第11図は、第5図及び第7図に示さ
れ℃いるマイクロプロセッサの動作を説明するための図
である。 OPU・・・マイクロプロセッサ、創=−4は1子=L
U・・・算術論理演算ユニット、AOO・・・アキュム
レータ、FF・・・アキュムレータラッチ、R1・・・
一時レジスタ、FLG・・・フラグフリップフロップ、
BOD・・・10進補正、OPR・・・命令レジスタ、
0P−DOR・・・命令テコーダとマシンサイクルエン
コーダ、To・・・タイミングと制御回路、R1ないし
R8・・・汎用ワーキングレジスタ及び一時レジスタ、
SP・・・スタックポインタ、PC・・・プログラムカ
ウンタ、AD・・・インクリメンタ/デクリメンタとア
ドレスラッチ、SL・・・レジスタ選択回路、MPX・
・・マルチプレクサ、M−OPU・・・マスタープロセ
ッサ、5−OPU・・・スレーブプロセッサ、RAM・
・・ランダム・アクセス・メモリ。 第10図 第11r”’1
Claims (1)
- 【特許請求の範囲】 1、特定の条件分岐命令の実行により、外部から与えら
れた信号レベルに従って条件分岐先を決定する機能を付
加したことを特徴とするマイクロプロセッサ。 2、上記マイクロプロセッサは、マスタープロセッサを
構成し、上記外部から与えられる(N号は、上記マスタ
ープロセッサと同期して動作するスレーブプロセッサに
よって形成式れるものであることを特徴とする特許請求
の範囲第1項記載のマイクロプロセッサ。 3 上記マスタープロセッサとスレーブプロセッサとは
、並列形態にプログラム命令を受け、それぞれのプログ
ラム命令に従ってそれぞれの情報処理を分担し、て実行
するものであることを特徴とする特許請求の範囲第2項
記載のマイクロプロセッサ。 4、上記スレーブプロセッサは、浮動小数点演算動作を
分担し、条件付き浮動小数点演算命令の実行に従った上
記信号レベルをマスタープロセッサに伝えるものである
ことを特徴とする特許請求の範囲第3項記載のマイクロ
プロセッサ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58134317A JPH081604B2 (ja) | 1983-07-25 | 1983-07-25 | マイクロプロセッサ |
KR1019840004088A KR920010335B1 (ko) | 1983-07-25 | 1984-07-12 | 마이크로프로세서 및 그것을 사용한 정보처리 장치. |
US07/565,195 US5041969A (en) | 1983-07-25 | 1990-08-09 | Microprocessor and data processor using the former |
US07/727,091 US5165033A (en) | 1983-07-25 | 1991-07-09 | Microprocessor and data processor using the former |
US07/957,394 US5426742A (en) | 1983-07-25 | 1992-10-07 | Microprocessor for supplying branch condition indicating signal in response to execution of conditional branch instruction |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58134317A JPH081604B2 (ja) | 1983-07-25 | 1983-07-25 | マイクロプロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6027030A true JPS6027030A (ja) | 1985-02-12 |
JPH081604B2 JPH081604B2 (ja) | 1996-01-10 |
Family
ID=15125473
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58134317A Expired - Lifetime JPH081604B2 (ja) | 1983-07-25 | 1983-07-25 | マイクロプロセッサ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5041969A (ja) |
JP (1) | JPH081604B2 (ja) |
KR (1) | KR920010335B1 (ja) |
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