JPS6230455B2 - - Google Patents
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- JPS6230455B2 JPS6230455B2 JP56077719A JP7771981A JPS6230455B2 JP S6230455 B2 JPS6230455 B2 JP S6230455B2 JP 56077719 A JP56077719 A JP 56077719A JP 7771981 A JP7771981 A JP 7771981A JP S6230455 B2 JPS6230455 B2 JP S6230455B2
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- JP
- Japan
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- data
- microprogram
- internal memory
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- register
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- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 9
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
この発明はマイクロプログラム制御方式のデー
タ処理装置、特にその命令実行の高速化に関する
ものである。
タ処理装置、特にその命令実行の高速化に関する
ものである。
第１図は従来のデータ処理装置の一例を示すブ
ロツク結線図である。図において１はプログラム
とデータを格納する主メモリ、２は中央処理装
置、３はこの中央処理装置と主メモリ１の間のメ
モリバス、２０は中央処理装置２の内部メモリ、
２１はメモリのアドレスを保持するメモリアドレ
スレジスタ、２２は主メモリ１とのデータの授受
を行うメモリデータレジスタ、２３はプログラム
の演算を行う演算処理部、２４は中央処理装置内
のデータバス、２５は演算処理部２３による演算
結果のステータスを保持するステータスフラグ、
２６は中央処理装置２の動作を制御する演算制御
部である。
ロツク結線図である。図において１はプログラム
とデータを格納する主メモリ、２は中央処理装
置、３はこの中央処理装置と主メモリ１の間のメ
モリバス、２０は中央処理装置２の内部メモリ、
２１はメモリのアドレスを保持するメモリアドレ
スレジスタ、２２は主メモリ１とのデータの授受
を行うメモリデータレジスタ、２３はプログラム
の演算を行う演算処理部、２４は中央処理装置内
のデータバス、２５は演算処理部２３による演算
結果のステータスを保持するステータスフラグ、
２６は中央処理装置２の動作を制御する演算制御
部である。
上記のように構成されたデータ処理装置におい
ては内部メモリ２０には命令実行に必要なレジス
タ類、すなわち汎用レジスタ、浮動小数点レジス
タ、ワーキングレジスタ等が第２図のように割付
けられている。第２図は内部メモリ２０内のレジ
スタの割付の一例を示すレジスタ割付図である。
第２図の例ではｎ個の汎用レジスタとｎ個の浮動
小数点レジスタ及びワーキングレジスタが割付け
られている。上記の各レジスタの中には第３図に
示したようにデータが保持されている。第３図は
汎用レジスタ及び浮動小数点レジスタ中に格納さ
れているデータ形式の一例を示すデータ形式図で
ある。第３図ａは汎用レジスタ中に格納されてい
る固定小数点数の一例を示したものであり、固定
小数点は１語長（１語は16ビツト）であり、負の
数は２の補数形式で表現されビツト１５が符号Ｓ
である。第３図６は浮動小数点レジスタに格納さ
れている浮動小数点数の一例を示したものであ
り、浮動小数点数は、符号部分Ｓ、指数部分Ｅ、
仮数部分Ｍとから成り、全体で２語長である。浮
動小数点形式で表現される数は（−１）S×16E-Eo
×0.M（Ｅpは固定値）となる。第２図に示す内
部メモリ２０内の各レジスタをそれぞれ独立した
ハードウエアで構成し、各レジスタがそれぞれ別
個の信号入力端子、信号出力端子を備えるように
することもできるが、そのようにすると、ハード
ウエア量が大きくなり、かつ入力用信号線及び出
力用信号線の配設面積が大きくなるので、第１図
及び第２図に示すように、複数のレジスタを１個
の内部メモリ２０にまとめたのである。内部メモ
リ２０は共通のデータ線と共通のアドレス線とを
備えていて、内部メモリ２０から所望のデータ
（すなわち所望のレジスタの内容）を取り出そう
とすると、そのデータの格納位置を示すアドレス
を共通のアドレス線から入力し、共通のデータ線
上にそのデータを読出さねばならない。
ては内部メモリ２０には命令実行に必要なレジス
タ類、すなわち汎用レジスタ、浮動小数点レジス
タ、ワーキングレジスタ等が第２図のように割付
けられている。第２図は内部メモリ２０内のレジ
スタの割付の一例を示すレジスタ割付図である。
第２図の例ではｎ個の汎用レジスタとｎ個の浮動
小数点レジスタ及びワーキングレジスタが割付け
られている。上記の各レジスタの中には第３図に
示したようにデータが保持されている。第３図は
汎用レジスタ及び浮動小数点レジスタ中に格納さ
れているデータ形式の一例を示すデータ形式図で
ある。第３図ａは汎用レジスタ中に格納されてい
る固定小数点数の一例を示したものであり、固定
小数点は１語長（１語は16ビツト）であり、負の
数は２の補数形式で表現されビツト１５が符号Ｓ
である。第３図６は浮動小数点レジスタに格納さ
れている浮動小数点数の一例を示したものであ
り、浮動小数点数は、符号部分Ｓ、指数部分Ｅ、
仮数部分Ｍとから成り、全体で２語長である。浮
動小数点形式で表現される数は（−１）S×16E-Eo
×0.M（Ｅpは固定値）となる。第２図に示す内
部メモリ２０内の各レジスタをそれぞれ独立した
ハードウエアで構成し、各レジスタがそれぞれ別
個の信号入力端子、信号出力端子を備えるように
することもできるが、そのようにすると、ハード
ウエア量が大きくなり、かつ入力用信号線及び出
力用信号線の配設面積が大きくなるので、第１図
及び第２図に示すように、複数のレジスタを１個
の内部メモリ２０にまとめたのである。内部メモ
リ２０は共通のデータ線と共通のアドレス線とを
備えていて、内部メモリ２０から所望のデータ
（すなわち所望のレジスタの内容）を取り出そう
とすると、そのデータの格納位置を示すアドレス
を共通のアドレス線から入力し、共通のデータ線
上にそのデータを読出さねばならない。
主メモリ１に格納されたプログラムのアドレス
がメモリアドレスレジスタ２１にセツトされ、主
メモリ１から命令が読出される。読出された命令
はメモリデータレジスタ２２にセツトされ、演算
制御部２６で解読され、命令実行のためのマイク
ロプログラムが開始される。一連のマイクロプロ
グラムによつて命令の実行が終了すると、次の命
令アドレスがメモリアドレスレジスタ２１にセツ
トされ上記の手順が繰返される。この動作によつ
て主メモリ１から読出されたプログラムが逐次実
行されてゆく。
がメモリアドレスレジスタ２１にセツトされ、主
メモリ１から命令が読出される。読出された命令
はメモリデータレジスタ２２にセツトされ、演算
制御部２６で解読され、命令実行のためのマイク
ロプログラムが開始される。一連のマイクロプロ
グラムによつて命令の実行が終了すると、次の命
令アドレスがメモリアドレスレジスタ２１にセツ
トされ上記の手順が繰返される。この動作によつ
て主メモリ１から読出されたプログラムが逐次実
行されてゆく。
汎用レジスタの内容の正負を判別し、その結果
によつて処理１又は処理２を行う様な命令のマイ
クロプログラムフローを示したものが第４図であ
る。
によつて処理１又は処理２を行う様な命令のマイ
クロプログラムフローを示したものが第４図であ
る。
第４図は命令実行のためのマイクロプログラム
のフローチヤートで、図において（40）は汎用レ
ジスタ読出しステツプ、（41）は符号判定ステツ
プ、（42）は処理１のステツプ、（43）は処理２の
ステツプである。
のフローチヤートで、図において（40）は汎用レ
ジスタ読出しステツプ、（41）は符号判定ステツ
プ、（42）は処理１のステツプ、（43）は処理２の
ステツプである。
汎用レジスタはすべて内部メモリ２０の中に割
付けられているため、まず汎用レジスタの読出し
ステツプ（40）が行なわれる。この時演算処理部
２３でデータの正負が判定され、データの正負を
示すステータスフラツグ２５がセツトされる。次
のマイクロプログラムの符号判定ステツプ（41）
でステータスフラツグ２５の内容が判定され、デ
ータの正負によつてマイクロプログラムの分岐が
行なわれる。処理１（42）及び処理２（43）では
それぞれデータの正負に適した処理が行なわれ、
１個の命令の実行が完了する。
付けられているため、まず汎用レジスタの読出し
ステツプ（40）が行なわれる。この時演算処理部
２３でデータの正負が判定され、データの正負を
示すステータスフラツグ２５がセツトされる。次
のマイクロプログラムの符号判定ステツプ（41）
でステータスフラツグ２５の内容が判定され、デ
ータの正負によつてマイクロプログラムの分岐が
行なわれる。処理１（42）及び処理２（43）では
それぞれデータの正負に適した処理が行なわれ、
１個の命令の実行が完了する。
従来のデータ処理装置は、プログラム作成を容
易にするため、多数の汎用レジスタ及び浮動小数
点レジスタを必要とした。またこれらを最小のハ
ードウエア量で実現するためには、個別のレジス
タ類を持つことをやめ、メモリ素子によつて構成
する必要があつた。
易にするため、多数の汎用レジスタ及び浮動小数
点レジスタを必要とした。またこれらを最小のハ
ードウエア量で実現するためには、個別のレジス
タ類を持つことをやめ、メモリ素子によつて構成
する必要があつた。
しかるに上記のように従来のデータ処理装置
は、データの符号判定等にマイクロプログラムの
ステツプを要し、命令実行時間が遅くなり、マイ
クロプログラムのステツプ数を増えるという欠点
があつた。
は、データの符号判定等にマイクロプログラムの
ステツプを要し、命令実行時間が遅くなり、マイ
クロプログラムのステツプ数を増えるという欠点
があつた。
この発明は上記のような従来装置の欠点を除去
するためになされたもので、最小のハードウエア
の追加で命令実行を高速化し、しかもマイクロプ
ログラムの容量を縮小できるデータ処理装置を得
ることを目的とするものである。
するためになされたもので、最小のハードウエア
の追加で命令実行を高速化し、しかもマイクロプ
ログラムの容量を縮小できるデータ処理装置を得
ることを目的とするものである。
第５図はこの発明の一実施例を示すブロツク結
線図であり１〜３，２０〜２６は上記第１図の同
一符号と同一又は相当部分を示すものである。２
７はｎビツトのフリツプフロツプである。又第６
図はこの発明のデータ処理装置の命令実行のため
のマイクロプログラムのフローチヤートであり、
図において（50）は符号判定ステツプ、（51）は
処理１ステツプ、（52）は処理２ステツプであ
る。
線図であり１〜３，２０〜２６は上記第１図の同
一符号と同一又は相当部分を示すものである。２
７はｎビツトのフリツプフロツプである。又第６
図はこの発明のデータ処理装置の命令実行のため
のマイクロプログラムのフローチヤートであり、
図において（50）は符号判定ステツプ、（51）は
処理１ステツプ、（52）は処理２ステツプであ
る。
なおこの装置の場合にも内部メモリ２０内のレ
ジスタの割付は第２図と同様であり汎用レジスタ
及び浮動小数点レジスタのデータ形式も第３図と
同様である。
ジスタの割付は第２図と同様であり汎用レジスタ
及び浮動小数点レジスタのデータ形式も第３図と
同様である。
上記のように構成されたデータ処理装置におい
ては命令が主メモリ１から逐次読み出され、解読
され、実行される手順は従来の第１図のデータ処
理装置と同様である。また、たとえば汎用レジス
タ１（第２図参照）の内容が内部メモリ２０に書
込まれるとき、その符号ビツト（第３図ａの第15
番ビツトに相当するビツト）の論理がフリツプフ
ロツプ２７の第１番ビツトにセツトされ、汎用レ
ジスタ２の内容が内部メモリ２０に書込まれると
き、その符号ビツトの論理がフリツプフロツプ２
７の第２番ビツトにセツトされる。命令実行のた
めのマイクロプログラムの動作はマイクロプログ
ラムにおいて汎用レジスタの符号判別のステツプ
（50）が行なわれ、その結果によつて処理１のス
テツプ（51）又は処理２のステツプ（52）に分岐
される。これは汎用レジスタ１〜ｎの符号がすべ
てフリツプフロツプ２７で構成されているためで
あり、汎用レジスタの内容を一担読み出してその
結果をステータスフラツグ２５にセツトするので
はなく、直接フリツプフロツプ２７の出力を判定
して演算制御部２６でのマイクロプログラムの分
岐先アドレスを決定することができる。処理１の
ステツプ（51）及び処理２のステツプ（52）では
それぞれデータの正負に適した処理を行い１個の
命令の実行が完了する。
ては命令が主メモリ１から逐次読み出され、解読
され、実行される手順は従来の第１図のデータ処
理装置と同様である。また、たとえば汎用レジス
タ１（第２図参照）の内容が内部メモリ２０に書
込まれるとき、その符号ビツト（第３図ａの第15
番ビツトに相当するビツト）の論理がフリツプフ
ロツプ２７の第１番ビツトにセツトされ、汎用レ
ジスタ２の内容が内部メモリ２０に書込まれると
き、その符号ビツトの論理がフリツプフロツプ２
７の第２番ビツトにセツトされる。命令実行のた
めのマイクロプログラムの動作はマイクロプログ
ラムにおいて汎用レジスタの符号判別のステツプ
（50）が行なわれ、その結果によつて処理１のス
テツプ（51）又は処理２のステツプ（52）に分岐
される。これは汎用レジスタ１〜ｎの符号がすべ
てフリツプフロツプ２７で構成されているためで
あり、汎用レジスタの内容を一担読み出してその
結果をステータスフラツグ２５にセツトするので
はなく、直接フリツプフロツプ２７の出力を判定
して演算制御部２６でのマイクロプログラムの分
岐先アドレスを決定することができる。処理１の
ステツプ（51）及び処理２のステツプ（52）では
それぞれデータの正負に適した処理を行い１個の
命令の実行が完了する。
上記のように第６図に示すマイクロプログラム
の例の場合には従来装置の場合にくらべて命令の
開始から終了までに要するマイクロプログラムの
ステツプ数を2/3にすることができ、命令の実行
スピードは1.5倍に高速化することができる。ま
た汎用レジスタ、浮動小数点レジスタ、ワーキン
グレジスタはすべて内部メモリに格納できるため
個別にレジスタを持つ場合に較べてハードウエア
量を大幅に削減できる。更に符号部分のみを個別
にフリツプフロツプとして持つためにハードウエ
アの増加は高々フリツプフロツプｎビツト程度で
あり、ハードウエアの増加を最小限にすることが
可能となる。また命令機能を実現するためのマイ
クロプログラムの容量も従来に比べて縮減でき
る。
の例の場合には従来装置の場合にくらべて命令の
開始から終了までに要するマイクロプログラムの
ステツプ数を2/3にすることができ、命令の実行
スピードは1.5倍に高速化することができる。ま
た汎用レジスタ、浮動小数点レジスタ、ワーキン
グレジスタはすべて内部メモリに格納できるため
個別にレジスタを持つ場合に較べてハードウエア
量を大幅に削減できる。更に符号部分のみを個別
にフリツプフロツプとして持つためにハードウエ
アの増加は高々フリツプフロツプｎビツト程度で
あり、ハードウエアの増加を最小限にすることが
可能となる。また命令機能を実現するためのマイ
クロプログラムの容量も従来に比べて縮減でき
る。
なお上記実施例では汎用レジスタの符号部分を
フリツプフロツプとして持つ場合について述べた
が、浮動小数点レジスタの場合についても同様の
効果を期待できる。またワーキングレジスタ内に
格納されるデータについても特に使用頻度の高い
ものについてフリツプフロツプとして個別に持て
ば同様の効果を期待できる。
フリツプフロツプとして持つ場合について述べた
が、浮動小数点レジスタの場合についても同様の
効果を期待できる。またワーキングレジスタ内に
格納されるデータについても特に使用頻度の高い
ものについてフリツプフロツプとして個別に持て
ば同様の効果を期待できる。
ところで上記実施例では１語16ビツトの場合に
ついて述べたが、１語のビツト長は任意でよく、
また汎用レジスタ、浮動小数点レジスタの語長も
任意であることはいうまでもない。
ついて述べたが、１語のビツト長は任意でよく、
また汎用レジスタ、浮動小数点レジスタの語長も
任意であることはいうまでもない。
この発明は以上説明したとおり、汎用レジス
タ、浮動小数点レジスタ、ワーキングレジスタを
メモリ素子により構成し符号部分だけを個別のフ
リツプフロツプにより構成するという簡単な構成
により命令実行の高速化とマイクロプログラムの
容量の削減を実現できるという効果がある。
タ、浮動小数点レジスタ、ワーキングレジスタを
メモリ素子により構成し符号部分だけを個別のフ
リツプフロツプにより構成するという簡単な構成
により命令実行の高速化とマイクロプログラムの
容量の削減を実現できるという効果がある。
第１図は従来のデータ処理装置の一例を示すブ
ロツク結線図、第２図はレジスタ割付図、第３図
はデータ形式図、第４図は従来装置のマイクロプ
ログラムのフローチヤート、第５図はこの発明の
一実施例を示すブロツク結線図、第６図はこの発
明のマイクロプログラムのフローチヤートであ
る。 図において１は主メモリ、２は中央処理装置、
２０は内部メモリ、２１はメモリアドレスレジス
タ、２２はメモリデータレジスタ、２３は演算処
理部、２５はステータスフラグ、２６は演算制御
部、２７はフリツプフロツプである。なお各図中
同一符号は同一または相当部分を示すものとす
る。
ロツク結線図、第２図はレジスタ割付図、第３図
はデータ形式図、第４図は従来装置のマイクロプ
ログラムのフローチヤート、第５図はこの発明の
一実施例を示すブロツク結線図、第６図はこの発
明のマイクロプログラムのフローチヤートであ
る。 図において１は主メモリ、２は中央処理装置、
２０は内部メモリ、２１はメモリアドレスレジス
タ、２２はメモリデータレジスタ、２３は演算処
理部、２５はステータスフラグ、２６は演算制御
部、２７はフリツプフロツプである。なお各図中
同一符号は同一または相当部分を示すものとす
る。
Claims (1)
- １ マイクロプログラム制御方式によつて命令を
逐次実行するデータ処理装置において、上記命令
の実行に必要な各種のデータを格納する内部メモ
リ、この内部メモリの指定したアドレス位置へ指
定したデータを書込み、指定したアドレス位置の
データを読出す手段、上記内部メモリ内の特定ビ
ツトの各ビツトに対応してそれぞれ設けられ、上
記特定ビツトを含むデータが上記内部メモリに書
込まれる時点で、当該特定ビツトの論理がセツト
される各フリツプフロツプ回路、この各フリツプ
フロツプ回路の内容により上記マイクロプログラ
ムの分岐アドレスを決定する演算制御部を備えた
ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7771981A JPS57193840A (en) | 1981-05-22 | 1981-05-22 | Data processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7771981A JPS57193840A (en) | 1981-05-22 | 1981-05-22 | Data processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57193840A JPS57193840A (en) | 1982-11-29 |
| JPS6230455B2 true JPS6230455B2 (ja) | 1987-07-02 |
Family
ID=13641690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7771981A Granted JPS57193840A (en) | 1981-05-22 | 1981-05-22 | Data processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57193840A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63118938A (ja) * | 1986-11-07 | 1988-05-23 | Hitachi Ltd | 論理演算器 |
| JPS63245525A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | マイクロプログラム処理装置 |
| JPH0766327B2 (ja) * | 1987-11-25 | 1995-07-19 | 三菱電機株式会社 | 信号処理方法及び装置 |
| JPH0766328B2 (ja) * | 1987-11-25 | 1995-07-19 | 三菱電機株式会社 | プロセッサの信号処理方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851015Y2 (ja) * | 1979-11-12 | 1983-11-21 | 三菱鉛筆株式会社 | テ−プライタ−のテ−プ送り装置 |
-
1981
- 1981-05-22 JP JP7771981A patent/JPS57193840A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57193840A (en) | 1982-11-29 |
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