JPS5949607B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5949607B2 JPS5949607B2 JP11770375A JP11770375A JPS5949607B2 JP S5949607 B2 JPS5949607 B2 JP S5949607B2 JP 11770375 A JP11770375 A JP 11770375A JP 11770375 A JP11770375 A JP 11770375A JP S5949607 B2 JPS5949607 B2 JP S5949607B2
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- Japan
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- input
- information
- output device
- data
- storage means
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は情報処理装置に関し、主として中央処理装置（
ＣＰＵ）が半導体集積回路で構成されたマイクロコンピ
ュータを対象とする。
ＣＰＵ）が半導体集積回路で構成されたマイクロコンピ
ュータを対象とする。
従来、マイクロコンピュータ等で処理が行なわれている
各装置（例えばＣＰＵと入出力装置）間における情報の
転送方式としては、以下に説明する非同期確認方式とＦ
ＬＡＧセンス方式が主として用いられている。
各装置（例えばＣＰＵと入出力装置）間における情報の
転送方式としては、以下に説明する非同期確認方式とＦ
ＬＡＧセンス方式が主として用いられている。
非同期確認方式は、送り側において、まず送出すべき情
報をセットし、次に送り制御信号を受け側に送出する。
報をセットし、次に送り制御信号を受け側に送出する。
そして、受け側においては、上記送シ制御信号を受けて
、上記情報を取り込み、その後送シ側に情報を受けたこ
との確認信号を送出することにより、一の情報の転送を
完了するものである。この方式においては、ＣＰＵと入
出力装置のスピードのバランスが悪い場合（入出力装置
のスピードが遅い場合）、ＣＰＵから入出力装置に起動
をかけてから、入出力装置が送出すべき情報をセットし
、送わ制御信号を発するまでに、ＣＰＵは何も動作しな
い持ち時間を有するものであるため能率が悪い。一方、
ＦＬＡＧセンス方式は、ＣＰＵから所定入出力装置を指
定した後、この入出力装置のＦＬＡＧ（転送準備完了か
否かを示すフリップフロップ）を読み出し、例えば’’
１’’のときのみ入出力装置からの情報を受け、’’０
’゜のときは他のプログラムを実行し、このプログラム
実行の後に再び上記入出力装置に起動をかけるという動
作を繰ク返す。
、上記情報を取り込み、その後送シ側に情報を受けたこ
との確認信号を送出することにより、一の情報の転送を
完了するものである。この方式においては、ＣＰＵと入
出力装置のスピードのバランスが悪い場合（入出力装置
のスピードが遅い場合）、ＣＰＵから入出力装置に起動
をかけてから、入出力装置が送出すべき情報をセットし
、送わ制御信号を発するまでに、ＣＰＵは何も動作しな
い持ち時間を有するものであるため能率が悪い。一方、
ＦＬＡＧセンス方式は、ＣＰＵから所定入出力装置を指
定した後、この入出力装置のＦＬＡＧ（転送準備完了か
否かを示すフリップフロップ）を読み出し、例えば’’
１’’のときのみ入出力装置からの情報を受け、’’０
’゜のときは他のプログラムを実行し、このプログラム
実行の後に再び上記入出力装置に起動をかけるという動
作を繰ク返す。
このＦＬＡＧセンス方式にあつては上記非同期確認方式
に比べ持ち時間がないため能率的といえる。
に比べ持ち時間がないため能率的といえる。
しかし、このＦＬＡＧセンス方式にあつても入出力装置
からの情報を受ける前に必ず入出力装置のＦＬＡＧを取
りに行〈時間を要するものである。
からの情報を受ける前に必ず入出力装置のＦＬＡＧを取
りに行〈時間を要するものである。
本発明は上記問題点を解決するためなされたもので、そ
の目的とするところは、情報転送の能率を高めた情報処
理装置を提供することにある。士記目的を達成するため
の本発明の基本的構成は、入出力機器からの転送データ
を所定のタィミングでデータバスに送出するためのデー
タラツチ回路と上記転送データが士記データラツチ回路
にセツトされたことを示す第１の記憶手段とを含む入出
力装置と、上記データバスを介して上記転送データを受
ける入力部と上記第１の記憶手段の情報がその記憶情報
とされる第２の記憶手段とを含む中央処理装置とからな
ジ、所定の単位動作を命令する命令ステツプからなるプ
ログラムが実行されることにより、上記入出力装置から
上記中央処理装置へのデータ転送動作が行なわれる情報
処理装置であつて、上記第２の記憶手段の情報記憶動作
は上記第１の記憶手段の情報記憶動作と連動されるとと
もに、上記第２の記憶手段の記憶情報の判定が１命令ス
テツプとされる士記プログラムが実行されることにより
、土記データ転送動作が行なわれるようにされてなるこ
とを特徴とするものである。以下、実施例にそつて図面
を参照し、本発明を具体的に説明する。
の目的とするところは、情報転送の能率を高めた情報処
理装置を提供することにある。士記目的を達成するため
の本発明の基本的構成は、入出力機器からの転送データ
を所定のタィミングでデータバスに送出するためのデー
タラツチ回路と上記転送データが士記データラツチ回路
にセツトされたことを示す第１の記憶手段とを含む入出
力装置と、上記データバスを介して上記転送データを受
ける入力部と上記第１の記憶手段の情報がその記憶情報
とされる第２の記憶手段とを含む中央処理装置とからな
ジ、所定の単位動作を命令する命令ステツプからなるプ
ログラムが実行されることにより、上記入出力装置から
上記中央処理装置へのデータ転送動作が行なわれる情報
処理装置であつて、上記第２の記憶手段の情報記憶動作
は上記第１の記憶手段の情報記憶動作と連動されるとと
もに、上記第２の記憶手段の記憶情報の判定が１命令ス
テツプとされる士記プログラムが実行されることにより
、土記データ転送動作が行なわれるようにされてなるこ
とを特徴とするものである。以下、実施例にそつて図面
を参照し、本発明を具体的に説明する。
第１図は本発明をマイクロコンピユータに応用した場合
の一実施例をブロツク線図で示したものである。
の一実施例をブロツク線図で示したものである。
ー般にマイクロコンピユータを構成するＣＰＵの中には
、Ｃｙ（キヤリー）、Ｚ（ゼロ）、バリテイ等の状態を
記憶するコンデイシヨンフリツプフロツプ（ＦＬＡＧ）
が用意されている。
、Ｃｙ（キヤリー）、Ｚ（ゼロ）、バリテイ等の状態を
記憶するコンデイシヨンフリツプフロツプ（ＦＬＡＧ）
が用意されている。
本実施例においては、情報処理能率を高めるためにこれ
らのＦＬＡＧと同等な入出力装置の転送準備状態を示す
ＦＬＡＧ２をＣＰＵ１内に設ける。そして、入出力拶器
４、転送準備状態を示すＦＬＡＧ５、データラツチ回路
６およびその制御回路７からなる入出力装置３の上記ラ
ツチ回路６に転送データがセツトされたことを示すＦＬ
ＡＧ５の出力を直接ＣＰＵ１の入出力装置用のＦＬＡＧ
２に入力するようにする。なお、土記ラツチ回路６とＣ
ＰＵの入力部とはデータバス（４）ａｔ３ ｂｕ８）１
３で接続されている。本実施例における情報転送動作を
説明するならば下記に示す通りである。
らのＦＬＡＧと同等な入出力装置の転送準備状態を示す
ＦＬＡＧ２をＣＰＵ１内に設ける。そして、入出力拶器
４、転送準備状態を示すＦＬＡＧ５、データラツチ回路
６およびその制御回路７からなる入出力装置３の上記ラ
ツチ回路６に転送データがセツトされたことを示すＦＬ
ＡＧ５の出力を直接ＣＰＵ１の入出力装置用のＦＬＡＧ
２に入力するようにする。なお、土記ラツチ回路６とＣ
ＰＵの入力部とはデータバス（４）ａｔ３ ｂｕ８）１
３で接続されている。本実施例における情報転送動作を
説明するならば下記に示す通りである。
ＣＰＵ１から士記入出力装置３に情報転送命令があると
、制御回路７が働いて、入出力機器４のデータをデータ
ラツチ回路６にセツトするような指示がなされる。
、制御回路７が働いて、入出力機器４のデータをデータ
ラツチ回路６にセツトするような指示がなされる。
入出力機器４からのデータセツト信号は１回のデータが
士記データラツチ回路６にセツトされることにＦＬＡＧ
５をセツトするパルス信号又はレベル信号とする。
士記データラツチ回路６にセツトされることにＦＬＡＧ
５をセツトするパルス信号又はレベル信号とする。
このＦＬＡＧ５によＤ直接制御．されるＣＰＵ１内に設
けられたＦＬＡＧ２は上記入出力機器からのデータセツ
ト信号により直接制御されることとなる。すなわちＦＬ
ＡＧ２における情報記憶動作はＦＬＡＧ５における情報
記憶動作と連動される。したがつて、入出力装置３の情
報転送準備状態は、常にＣＰＵ１のＦＬＡＧ２に示され
ていることとなる。さらに、士記ＦＬＡＧ２は、土記コ
ンデイシヨンフリツプフロツブと同等とされるため、入
出力装置３の情報転送準備状態を、ＣＰＵは１命令ステ
ツプからなる判定命令（コンデイシヨンジヤンプ命令）
で知ることができる。
けられたＦＬＡＧ２は上記入出力機器からのデータセツ
ト信号により直接制御されることとなる。すなわちＦＬ
ＡＧ２における情報記憶動作はＦＬＡＧ５における情報
記憶動作と連動される。したがつて、入出力装置３の情
報転送準備状態は、常にＣＰＵ１のＦＬＡＧ２に示され
ていることとなる。さらに、士記ＦＬＡＧ２は、土記コ
ンデイシヨンフリツプフロツブと同等とされるため、入
出力装置３の情報転送準備状態を、ＣＰＵは１命令ステ
ツプからなる判定命令（コンデイシヨンジヤンプ命令）
で知ることができる。
このため、本実施例においては、入出力装置からＣＰＵ
への情報転送を行なうプログラムが以下に示すように簡
単となる。↓▼１ Ｖ υ υ↓１ 〜 ▲′ Ｖ
↓ 議ｉ▲占 〜Ａ ′ ▲１・・・ＣＰＵ内のＩ／
０（入出力装置）ＦＬＡＧ２の記憶情報が■１１ならＮ
に！！０１なら次に進むＪＭＰ Ｍ・・・・・・Ｍに飛
ぶ Ｎ：ＩＮＰＵＴ（Ｄａｔａ）・・・・・・データを取り
込む本実施例においては、従来のＦＬＡＧセンス方式に
おける命令ステツプのうち少なくとも１命令ステツプ〔
ＩＮＰＵＴ（１／０ＦＬＡＧ）・・・・・・１／０内の
ＦＬＡＧ５の記憶情報をＣＰＵのアキユミレータにロー
ドする〕が省略できるため、能率的な情報転送がなされ
る。
への情報転送を行なうプログラムが以下に示すように簡
単となる。↓▼１ Ｖ υ υ↓１ 〜 ▲′ Ｖ
↓ 議ｉ▲占 〜Ａ ′ ▲１・・・ＣＰＵ内のＩ／
０（入出力装置）ＦＬＡＧ２の記憶情報が■１１ならＮ
に！！０１なら次に進むＪＭＰ Ｍ・・・・・・Ｍに飛
ぶ Ｎ：ＩＮＰＵＴ（Ｄａｔａ）・・・・・・データを取り
込む本実施例においては、従来のＦＬＡＧセンス方式に
おける命令ステツプのうち少なくとも１命令ステツプ〔
ＩＮＰＵＴ（１／０ＦＬＡＧ）・・・・・・１／０内の
ＦＬＡＧ５の記憶情報をＣＰＵのアキユミレータにロー
ドする〕が省略できるため、能率的な情報転送がなされ
る。
なお、本実施例においては、ＣＰＵ内の構成、および入
出力装置の構成は、上記入出力機器からのデータセツト
信号がＣＰＵ内に新たに設けられたコンデイシヨンフリ
ツプフロツプに直接入力されるようにする部分およびそ
の判定回路を付加する部分を除き、従来のものと変ると
ころはないから従来の構成を多少変更することによジ容
易に実施できる。
出力装置の構成は、上記入出力機器からのデータセツト
信号がＣＰＵ内に新たに設けられたコンデイシヨンフリ
ツプフロツプに直接入力されるようにする部分およびそ
の判定回路を付加する部分を除き、従来のものと変ると
ころはないから従来の構成を多少変更することによジ容
易に実施できる。
以上実施例においては、入出力装置が１個の場合を説明
したが、これが多数となる場合には、上記ＣＰＵ０ＦＬ
ＡＧの数を増せば簡単に本発明を実施することができる
が、入カビン数、回路、および命令請が増して好ましく
ない。
したが、これが多数となる場合には、上記ＣＰＵ０ＦＬ
ＡＧの数を増せば簡単に本発明を実施することができる
が、入カビン数、回路、および命令請が増して好ましく
ない。
そこで、このような場合には、第２図に示すような構成
とすれぱよい。第２図は、入出力装置が複数個ある場合
の本発明の一実施例を示すブロツク線図である。
とすれぱよい。第２図は、入出力装置が複数個ある場合
の本発明の一実施例を示すブロツク線図である。
ＣＰＵと入出力装置とは常に１対１で情報の転送を行な
うものであるため、複数個の入出力装置３，３′からの
情報送出信号を、ＡＮＤゲート回路１１，１ＶおよびＯ
Ｒゲート回路１２によりＣＰＵ１から指定された１個の
入出力装置の信号のみをＣＰＵ１のＦＬＡＧ２に入力さ
せるようにする。
うものであるため、複数個の入出力装置３，３′からの
情報送出信号を、ＡＮＤゲート回路１１，１ＶおよびＯ
Ｒゲート回路１２によりＣＰＵ１から指定された１個の
入出力装置の信号のみをＣＰＵ１のＦＬＡＧ２に入力さ
せるようにする。
士記ゲート回路はＣＰＵ１からの入出力装置指定情報を
受けるラツチ回路９｝よびデコーダ回路１０により上記
指定情報に応じた１つのＡＮＤゲート回路を開くもので
ある。以上構成の選択回路８は、ＣＰＵ１に対してはー
つの入出力装置として制御されるものであり、ＣＰＵ１
は、所定の入出力装置から情報転送を実行するものにあ
たり、まず上記選択回路８を指定し、所定の入出力装置
に相当する情報を送出してこの選択回路に記憶させてお
くものとする。その後の入出力装置との情報転送のため
の動作は、前記実施例に示した場合と全たく同様にでき
る。
受けるラツチ回路９｝よびデコーダ回路１０により上記
指定情報に応じた１つのＡＮＤゲート回路を開くもので
ある。以上構成の選択回路８は、ＣＰＵ１に対してはー
つの入出力装置として制御されるものであり、ＣＰＵ１
は、所定の入出力装置から情報転送を実行するものにあ
たり、まず上記選択回路８を指定し、所定の入出力装置
に相当する情報を送出してこの選択回路に記憶させてお
くものとする。その後の入出力装置との情報転送のため
の動作は、前記実施例に示した場合と全たく同様にでき
る。
本実施例によれば、選択回路８を設けるのみで、他のＣ
ＰＵ１入出力装置等には何ら変更を加えることはなく複
数個の入出力装置を必要とするシステムに対処すること
ができる。本発明は、マイクロコンピユータ等の情報処
理装置に広く適用できる。
ＰＵ１入出力装置等には何ら変更を加えることはなく複
数個の入出力装置を必要とするシステムに対処すること
ができる。本発明は、マイクロコンピユータ等の情報処
理装置に広く適用できる。
第１図および第２図はそれぞれ本発明の実施例を示すブ
ロツク線図である。 １・・・・・・ＣＰＵ１ ２，５・・・・・・ＦＬＡＧ
１ ３，３′・・・・・・入出力装置、４・・・・・・
入出力機器、６，９・・・・・・ラツチ回路、７・・・
・・・制御回路、８・・・・・・選択回路、１０・・・
・・・デコーダ回路、１１，１１′・・．・・．ＡＮＤ
ゲート回路、１２・・・・・・０Ｒゲート回路、１３・
・・・・・データバス。
ロツク線図である。 １・・・・・・ＣＰＵ１ ２，５・・・・・・ＦＬＡＧ
１ ３，３′・・・・・・入出力装置、４・・・・・・
入出力機器、６，９・・・・・・ラツチ回路、７・・・
・・・制御回路、８・・・・・・選択回路、１０・・・
・・・デコーダ回路、１１，１１′・・．・・．ＡＮＤ
ゲート回路、１２・・・・・・０Ｒゲート回路、１３・
・・・・・データバス。
Claims (1)
- １ 入出力機器からの転送データを所定のタイミングで
データバスに送出するためのデータラッチ回路と上記転
送データが上記データラッチ回路にセットされたことを
示す第１の記憶手段とを含む入出力装置と、上記データ
バスを介して上記転送データを受ける入力部と上記第１
の記憶手段の情報がその記憶情報とされる第２の記憶手
段とを含む中央処理装置とからなり、所定の単位動作を
命令する命令ステップからなるプログラムが実行される
ことにより、上記入出力装置から上記中央処理装置への
データ転送動作が行なわれる情報処理装置であつて、上
記第２の記憶手段の情報記憶動作は上記第１の記憶手段
の情報記憶動作と連動されるとともに、上記第２の記憶
手段の記憶情報の判定が１命令ステップとされる上記プ
ログラムが実行されることにより、上記データ転送動作
が行なわれるようにされてなることを特徴とする情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11770375A JPS5949607B2 (ja) | 1975-10-01 | 1975-10-01 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11770375A JPS5949607B2 (ja) | 1975-10-01 | 1975-10-01 | 情報処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18572485A Division JPS6194168A (ja) | 1985-08-26 | 1985-08-26 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5243333A JPS5243333A (en) | 1977-04-05 |
| JPS5949607B2 true JPS5949607B2 (ja) | 1984-12-04 |
Family
ID=14718210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11770375A Expired JPS5949607B2 (ja) | 1975-10-01 | 1975-10-01 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949607B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157023A (en) * | 1979-05-25 | 1980-12-06 | Nec Corp | Input and output control unit |
| US5165033A (en) * | 1983-07-25 | 1992-11-17 | Hitachi, Ltd. | Microprocessor and data processor using the former |
| JPH081604B2 (ja) * | 1983-07-25 | 1996-01-10 | 株式会社日立製作所 | マイクロプロセッサ |
-
1975
- 1975-10-01 JP JP11770375A patent/JPS5949607B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5243333A (en) | 1977-04-05 |
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