JP3137117B2 - 高速処理計算機 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばノイマン型コンピュータ等の高速処
理計算機に関する。 〔発明の概要〕 本発明は、高速処理計算機において、その処理命令
を、その種別に応じて２種以上のグループに分け、それ
ぞれを個別に実行するプロセッサを設けたことにより、
処理速度を高めたものである。 〔従来の技術〕 従来、ノイマン型プロセッサの典型的な例として、１
つのプロセッサで全ての命令を直列に処理して行くシン
グルプロセッサ方式が多く使用されていた。この様なシ
ングルプロセッサ方式においても、いくつかの観点に基
づきある程度の高速化が図られている。以下にその幾つ
かを示す。 （命令数の削減） 一般に、CPUが処理すべき命令が多くなる程、CPU自身
の内部構成が複雑となり、それに伴い命令の実行速度が
低下する。従って全体の命令数を平均的に減らし、複雑
度を下げることにより高速化が実現されている。 （高速メモリの使用） 一般に、メインメモリの動作速度は、CPUの動作速度
より遅く、メモリとCPUを直結した構成にすると全体の
処理速度は、メインメモリの動作速度に律速される。そ
こで、データの転送速度を向上させる為にCPUとメイン
メモリの間に、CPUの動作速度に追従できる比較的小容
量の高速メモリ、即ちキャッシメモリを挿入し、再利用
頻度の高いデータをあらかじめキャッシメモリ内に常駐
させることが行われている。 また、命令フェッチについても再利用頻度の高い命令
を命令キャッシメモリに常駐させることにより高速化が
図られている。 しかしながら、これらの高速化のアプローチは従来の
シングルプロセッサ構造の延長線で考えうる範囲にとど
まっており、更に高速化を要求する場合、この様な方式
においては、解決し得ないいくつかの問題点が存在して
いた。 〔発明が解決しようとする問題点〕 上記した従来技術において、更なる高速化に際す問題
点を以下に列挙する。 （命令数の削減における問題点） 先にも述べた様に、従来命令数を削減することにより
高速化が図られているが、著しく命令を減らしたり、又
命令をいくつかのグループに分離することは、CPUの構
成上不可能であり、高速化には、自ずと限界があった。 （高速メモリの使用における問題点） キャッシメモリの使用においては、以下に示す問題が
挙げられる。データ転送に関して、データ処理の過程で
利用されるデータは、必ずしも再利用頻度の高いものば
かりではない。それ故キャッシメモリの容量を上まわる
大量のデータ更新が頻繁に発生する。このような場合、
CPUからキャッシメモリ内のデータにアクセスしてヒッ
トする確率は著しく低下し、メインメモリへアクセスせ
ざる得なくなる。このときのCPUの実行処理速度はメイ
ンメモリの速度の制約を受けて著しく低下することにな
る。また命令フェッチに関しても、同様であり、処理内
容によっては必ずしも再利用度の高いものばかりではな
く、場合によっては、頻繁に命令キャッシメモリ内の更
新を伴うことがある。その典型としては、頻繁に分枝命
令の処理を行う場合がある。この場合、命令キャッシメ
モリ内の命令は更新が必要となり、CPUはメインメモリ
の更新命令をフェッチする為にアクセスする。こ結果、
低速メモリの速度的制約を受けて、処理速度の低下を免
れない。 （メモリアクセス経路の問題） 命令及びデータは通常メインメモリ内のある領域に格
納されており、CPUは通常同一のバスを経由して順次メ
インメモリ内の命令をフェッチし、又データの読み出
し、格納を実行して行く。この場合同一のバスを使用し
ているため、高速化のため例えば命令とデータを並列に
アクセスするようなことは不可能であった。 （分枝処理の問題） ノイマン型コンピュータの命令実行はプログラムカウ
ンタのシーケンスに従って直列的に行われる。通常、分
枝を含まない処理、即ち連続的に処理してもよい命令
は、例えばパイプライン方式により後続命令をプリフェ
ッチして順次処理することができる。しかし分枝命令を
含む場合は分枝先が確定するまでプリフェッチすること
ができずパイプライン処理上問題となる。 そこで本発明は、上記した欠点の根本的な解決策を提
示するものであり、飛躍的な高速処理を可能とする高速
処理計算機を提供することを目的とするものである。 〔問題点を解決するための手段〕 上記の問題点を解決するため、本発明においては、計
算機が実行するプログラムの命令をその種別に応じて少
なくとも２種類のグループに分け、それぞれを格納する
メモリと、該メモリに接続しそれぞれのグループを個別
に実行する複数のプロセッサと、データの転送命令を含
むグループを実行するプロセッサに接続するデータメモ
リと、前記各プロセッサ間を接続する通信線とから高速
処理計算機を構成した。 〔作用〕 上記構成による作用を説明すれば、個々のメモリに格
納されたそれぞれの命令は、順次それぞれを個別に実行
するプロセッサに読み込まれる。それぞれのプロセッサ
は、他のプロセッサとの同期を取る必要が生じるまで、
各プロセッサが有すプログラムカウンタに基づき独立し
て実行していく。読み込まれた命令を実行する為に、他
のプロセッサと同期を取る必要が生じた場合は、該プロ
セッサは、同期を取るのに必要な情報が、他のプロセッ
サから通信線を介して送られてくるのを待つ。必要な情
報が送られてくると、該プロセッサは、始めてその命令
を実行する。この様にしてそれぞれの命令を並列に実行
することにより高速な処理を可能とした。 〔実施例〕 本発明をより良く理解するため本発明の実施例を図面
に基づき詳述する。本実施例においては、全ての命令は
三種のグループに分けられる。一つはロード命令やスト
ア命令などのデータメモリとアキュムレータまたはレジ
スタ間のデータ移動を行うデータ転送命令のグループで
あり、また他の一つは、加算や乗算などの計算を行う演
算命令のグループである。残りの一つは、命令の実行順
序を制御する分岐命令のグループである。 また各命令は、該命令を実行するための条件、即ち、
同期を取るための条件が必要な場合には、合わせて記述
されているものとする。 第１図は、この様な実施例の構成図である。図中転送
命令メモリ１には、前述したデータ転送命令のグループ
に含まれる命令だけが、所定のシーケンスで格納されて
いる。また演算命令メモリ２には、同様に演算命令のグ
ループに含まれる命令だけが格納されている。分岐命令
メモリ３には、分岐命令のグループに含まれる命令だけ
が格納されている。 前記転送メモリ１は、命令バス４を介して転送プロセ
ッサ５に接続されている。該転送プロセッサ５は、転送
命令だけを効率よく実行する為の専用プロセッサであ
り、その内部には、命令読み込み時に使用するプログラ
ムカウンタを有している。前記転送プロセッサ５には相
方向性のデータバス６を介してデータメモリ７とレジス
タ８が接続されている。前記転送プロセッサ５は自身の
プログラムカウンタのカウント値に従い、前記転送命令
メモリ１より、指定された命令を読みだし、その内容に
基づき、前記データメモリ７とレジスタ間でデータのや
りとりを行う。この様な操作の例としては、たとえば、
前記データメモリ７より指定されたデータを読み出し、
同様に指定されたレジスタに格納することや、その逆に
指定されたレジスタからデータを読み出しデータメモリ
７上の指定された位置に格納することが挙げられる。 前記演算命令メモリ２には、前記転送命令メモリ１の
ときと同様に、命令バス４を介して演算プロセッサ９が
接線されている。該演算プロセッサ９は、演算操作だけ
を高速に実行する為の専用プロセッサであり、先の転送
プロセッサ５と同様にプログラムカウンタを有してい
る。該演算プロセッサ９は、前記レジスタ８がバスを介
して接続されており、前記プログラムカウンタでのカウ
ンタ値に基づき前記演算命令メモリ７より命令を読み出
し、前記レジスタ中に格納されているデータに演算を施
すものである。 前記分岐命令メモリ３にも、分岐処理専用のプロセッ
サである分岐プロセッサ10が命令バス４を介して接続さ
れている。該分岐プロセッサ10も、先の二つのプロセッ
サ同様にプログラムカウンタを有しており、ここでのカ
ウント値に基づき前記分岐命令メモリ３から命令を読み
出している。前記分岐プロセッサ10は、前記転送プロセ
ッサ５と前記演算プロセッサ９と、アドレス転送バス11
を介して接続されている。該分岐プロセッサ10は、読み
出された命令を実行した結果での分岐先アドレスをこの
アドレス転送バス11を介して前記転送プロセッサ５と演
算プロセッサに送り出している。前記転送プロセッサ５
と前記演算プロセッサ９は、この分岐先アドレスを受け
とりそれぞれ自身のプログラムカウンタを変更する。前
記転送プロセッサ５、演算プロセッサ９、分岐プロセッ
サ10は、それぞれ同期をとるための通信線12で接続され
ている。この通信線12を介して各プロセッサは同期をと
るための情報を交換している。各命令には、先にも述べ
た様に（必要な場合には）同期をとるための条件が記述
されており、これはたとえば、この命令が終わったら信
号を発生、所定のプロセッサからの信号の入力を待って
命令を実行という様なものであり、各プロセッサは、前
記通信線を介して受け渡された情報が命令に記述された
情報を満足すると始めてその命令を実行するものであ
る。また同期を取る必要がない場合には、各プロセッサ
は、独自に各命令を処理するものである。 以上の構成における動作を以下に詳述する。尚、説明
にあたっては、一連の処理を想定しそれに基づき説明を
進める。いま、a,bという２つの数値が前記したデータ
メモリ７に格納されており、この値を用いて（ａ＋２）
×ｂという演算と、ａ＋２が正ならば（ａ＋２）×（１
−ｂ）という演算、それ以外なら（ａ＋２）×（１＋
ｂ）という演算を実行しここで得られた２つの値を前記
データメモリ７上に格納するという処理を想定する。こ
の処理は、（ａ＋２）×ｂという計算を実施し、まずは
前記データメモリ７へ格納した後、ａ＋２の符号をテス
トしそれに基づきａ＋２に先に計算した（ａ＋２）×ｂ
を減算もしくは加算を施しその結果を前記データメモリ
７上に格納することにより行われる。この処理の流れを
直列的に示したものが第２図である。 本発明によれば、すべての処理は、転送，演算，分岐
の三種のグループに分けられこれらが並行して処理され
るのでこのような直列的な記載は適当ではないが、各ス
テップを一応順を折って説明すれば、データメモリ内の
“a"を第１のレジスタ（R1）に転送（工程M1），データ
メモリ内の“b"を第２のレジスタ（R2）に転送（工程M
2），第１のレジスタに格納された値に２を加算し、第
３のレジスタ（R3）に格納（工程A1），第２のレジスタ
の値と第３のレジスタの値の積をとり第４のレジスタ
（R4）に格納（工程A2），第４のレジスタに格納された
値をデータメモリに格納（工程M3），第３のレジスタの
値が正であるか判断（工程B1），真であった場合は、第
３のレジスタの値から第４のレジスタの値を引き第５の
レジスタ（R5）に格納（工程A3），第５のレジスタの値
をデータメモリに格納（工程M4）して終了。 また、工程B1での結果が偽であった場合は、第３のレ
ジスタの値と第４のレジスタの値の和をとって第５のレ
ジスタ（R6）に格納し（工程A4），第６のレジスタの値
をデータメモリに格納（工程M5）して終了である。 さて、これら一連の処理を先に示した三種の処理、即
ち、転送，演算，分岐に分けると、前記したM1の工程,M
2の工程,M3の工程,M4の工程,M5の工程が転送の命令グル
ープとして分けられ、初期状態においてはこの順序で前
記転送命令メモリ１に格納されている。また前記したA1
の工程,A2の工程,A3の工程,A4の工程が、演算命令グル
ープとして同様に前記演算命令メモリ２に格納される。
B1の工程は分岐命令グループとして前記分岐命令メモリ
３に格納される。ここで、M1の命令並びにM2の命令に
は、該命令を終了した後に前記演算プロセッサ９に対し
て信号を送信する旨の付帯情報が、M3,M4,M5の命令に
は、前記演算プロセッサ９からの信号の入力を待って実
行する旨の付帯情報が、A1の命令には、前記転送プロセ
ッサ５からの信号を待って実行、実行が終了したら前記
分岐プロセッサ10に信号を送信する旨の付帯情報が、A2
の命令には、前記転送プロセッサ５からの信号を待って
実行、実行が終了したら前記転送プロセッサ５へ信号を
送信する旨の付帯情報が、A3,A4の命令には、前記演算
プロセッサ９からの信号を待って実行、実行が終了した
ら前記演算プロセッサ９に信号を出力する旨の付帯情報
が、B1の命令には前記演算プロセッサ９からの信号を入
力を待って実行、実行が終了したら前記演算プロセッサ
９に対して信号を出力する旨の付帯情報がそれぞれ書き
込まれているものである。 各プロセッサの実行の様子を表したものが第３図であ
り上から順に転送プロセッサ５、演算プロセッサ９、分
岐プロセッサ10の実行を示している。また図中の矢印は
各プロセッサ間の信号のやりとりを示し、また、命令の
読み込みは実行の４倍（実際には10倍程度であるが）と
して表現されている。また、各プロセッサは、前の命令
を実行した後に遅れなく引き続く命令を読み込み解釈す
るものとする。このときプロセッサは、この命令が連続
して実行できるならば、命令を実行に移すが、他のプロ
セッサとの同期をとるために命令の実行を待たねばなら
ないときは、この状態で条件がととのうまで待機する。 さて、前記した一連の処理の実行が指示されると、前
記転送，演算，分岐の各プロセッサ5,9,10はそれぞれの
命令メモリから最初の命令即ちM1,A1,B1をそれぞれのプ
ログラムカウンタの値に基づき読み込んでくる。ここで
M1には、付帯情報が記述されていず、従って前記転送プ
ロセッサ５は、速やかにこの命令を実行する。一方A1と
B1には先に示した付帯情報が記述されており、現段階で
はそれぞれの条件を満たしていないので前記演算プロセ
ッサ９と分岐プロセッサ10は待機状態となる。 前記転送プロセッサ５は、M1の命令の実行を終了する
と他のプロセッサに対して前記通信線12を介してその情
報を出力する。それと同時に自身のプログラムカウンタ
をカウントアップし次の転送命令M2を転送命令メモリ１
から読み込んでくる。このM2にも先のM1同様、付帯情報
は書き込まれていないので引き続き実行に移される。こ
れと並行して前記転送プロセッサ５からのM1の終了情報
を受けた前記演算プロセッサ９は、これを実行の条件と
しているA1の命令を実行に移す。前記演算プロセッサ９
は、A1の実行を終了すると外部に対し終了を送信する。
これと同時に自身のプログラムカウンタを更新し次のA2
の命令を読み込む。ここでA2の命令には、前記転送プロ
セッサ５でのM2の処理が終了した後に実行するとの付帯
条件が書き込まれているが、この時点ではすでに終了し
ており、引き続き実行に移す。これと並行し前記分岐プ
ロセッサ10は、前記演算プロセッサ９からのA1の終了情
報を受け、すでに読み込まれているB1の処理を実行に移
す。該分岐プロセッサ５は、前記演算プロセッサ９でA1
の実行結果に基づき分岐先を決定し、その行先での命令
アドレスを各プロセッサに対し、アドレス転送バス11を
介して出力し、この処理を終了すると共にこのB1の工程
が終了したことを示す信号を他のプロセッサに対し出力
する。前記転送プロセッサ５は、M2の処理を終了する
と、この処理の終了信号を他のプロセッサに対し出力す
る。これと同時に自身のプログラムカウンタを更新しM3
の命令を読み込む。これと並行して前記転送プロセッサ
５からのM2の終了信号を受け、前記演算プロセッサ９で
のA2の実行が開始される。M3の命令は、前記演算プロセ
ッサ９でのA2の処理が終了しないうちは実行できないが
読み込みが終了した時点では、すでにA2の処理は終了し
ており引き続き実行される。前記演算プロセッサ９は、
A2の処理が終了すると引き続き次の命令を読み込むが、
この先、A3の命令を読み込むか、A4の命令を読み込むか
を、前記分岐プロセッサ10から送られてきた分岐先の命
令アドレスを介して決定する。即ち、前記演算プロセッ
サ９は、送られてきた命令アドレスを、自身のプログラ
ムカウンタに書き込み、それに基づき、A3もしくはA4の
命令を前記演算メモリ２から読み込んでくる。この段階
では当然B1の処理は終了しているので即時にA3もしくは
A4の処理が実行に移される。この処理と並行して前記転
送プロセッサ５にて実行されているM3の処理が終了する
と、該転送プロセッサ５は、前記演算プロセッサのとき
と同様に、前記分岐プロセッサ10から送られてきた分岐
先での命令アドレスを自身のプログラムカウンタに書き
込み、これに基づき、M4もしくはM5の命令を読み込んで
くる。この時点ではすでに前記演算プロセッサ９は、A3
もしくはA4の処理を終了しているので、前記転送プロセ
ッサ５は、命令の読み込みに引き続き読み込んだ命令を
実行する。この命令の終了をもってこの処理全体の終了
である。本実施例においては、演算プロセッサ，分岐プ
ロセッサが、ほとんど転送プロセッサと並行に動作して
おり、そのぶん全体での処理時間が半分以下に圧縮され
ている。 またそれぞれのプロセッサは、各グループを個別に実
行すればよく、それ由、構成を簡略化でき従来のプロセ
ッサに比して高速に動作が可能なものである。 第４図は、本発明の他の実施例であるが、基本的に
は、先に示した実施例と同一である。異なる点だけを説
明すれば、前記命令メモリ1,2,3と、前記各プロセッサ
5,9,10の間に、命令フェッチャ13とレジスタ14をそれぞ
れ介した点である。これにより各プロセッサの命令の読
み込みを高速化し更に処理時間を圧縮するものである。
前記フェッチャ13は、前記各命令メモリ1,2,3とそれぞ
れ独立なバスを介して接続されていると同時、それぞれ
その内部に命令フェッチャのためのカウンタを有してい
る。該命令フェッチャの出力は、それぞれ命令レジスタ
14に接続されている。このレジスタは複数の命令を蓄積
するためのものであり、各プロセッサの動作に追従し高
速に動作が可能なものである。該レジスタは、また各プ
ロセッサ5,9,11とバスを介して接続されるものであり、
これにより、各プロセッサ5,9,11は前記レジスタ14より
命令を読み込むものである。前記それぞれのフェッチャ
13と前記各プロセッサ5,9,11はそれぞれフェッチアドレ
ス転送バス15によって接続されている。前記各プロセッ
サ5,9,11は、分岐命令を実行した結果に従い、該フェッ
チアドレス転送バス15を介し前記それぞれのフェッチャ
13のカウンタを書き変える。これにより分岐先での命令
がレジスタ14内に読み込まれ蓄積される。前記命令フェ
ッチャ13は、前記各命令メモリ1,2,3より複数のデータ
を自身のカウンタに従って並列に読み込み、並列度をお
とすかもしくは直列に変換し高速にデータを前記レジス
タ14内に順次格納していく。該命令フェッチャは、動作
の遅い命令メモリと高速に動作の可能なレジスタ，プロ
セッサ間での速度的かんしょう機能を担うものである。
この様な構成により先の実施例と同一の処理を実行した
様子を第５図に示す。いまの場合直接命令メモリを各プ
ロセッサにつないだものに比べて４倍の速さでプロセッ
サが命令をとり込むものとする。すなわちプロセッサが
命令を実行するのと等しい時間で命令を読み込めること
になる。これによれば、先の実施例に比して更に半分以
下の時間となり、従来のものと比せば５分の１以下の速
度で全処理を実行しているものである。 また上記２つの実施例は、命令をあらかじめグループ
に分けそれぞれを独立なメモリに格納してあったが、こ
れをグループ分けされていないオリジナルプログラムメ
モリと、該メモリから命令を読み出し、命令をグループ
に分け、それぞれのグループを実行するプロセッサに分
配する命令取り出しユニットをもって代替することも本
願発明に含まれるものである。 〔発明の効果〕 以上説明した様に本発明によれば、直列に各処理を処
理していたのでは、達成が困難であったレベルでの高速
処理が可能となり、その産業利用性は極めて高いもので
ある。

【図面の簡単な説明】 第１図は、本発明の一実施例を示す構成図、第２図は実
施例に用いる処理の流れを示す図、第３図は各プロセッ
サの実行の様子を示す図、第４図は他の実施例を示す
図、第５図は各プロセッサの実行の様子を示す図であ
る。 １……転送命令メモリ ２……演算命令メモリ ３……分岐命令メモリ ５……転送プロセッサ ７……データメモリ ９……演算プロセッサ 10……分岐プロセッサ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−47547（ＪＰ，Ａ) 特開 昭61−134863（ＪＰ，Ａ) 特公 昭52−4140（ＪＰ，Ｂ１)

Claims (1)

1. (57)【特許請求の範囲】 １．計算機が実行するプログラムの命令をその種別に応
   じて少なくとも２種類以上のグループに分け、 前記グループのそれぞれに対応して設けられ、同じ種別
   の命令を格納するそれぞれの記憶手段と、前記記憶手段
   のそれぞれに対応して設けられ、それぞれが内蔵するプ
   ログラムカウンタをもったそれぞれの専用のプロセッサ
   と、それぞれの前記プロセッサとそれぞれの前記記憶手
   段を結ぶそれぞれのバスと、前記各プロセッサ間を接続
   し、必要に応じて前記各プロセッサ間の同期をとる信号
   を伝送する通信線とからなり、それぞれの前記プロセッ
   サ間において、同期をとる必要がない場合には、前記プ
   ロセッサが独立して前記命令を処理することを特徴とす
   るノイマン型高速処理計算機。 ２．前記各グループの命令のうち、該命令の処理前に該
   命令を処理するプロセッサ以外のプロセッサの処理結果
   が必要な命令、または前記各グループの命令のうち、該
   命令の処理後にその処理結果を該命令を処理するプロセ
   ッサ以外のプロセッサに伝送する必要がある命令には、
   該命令に付帯情報が付与されていることを特徴とする特
   許請求の範囲第１項に記載のノイマン型高速処理計算
   機。 ３．前記グループが、データの転送に関する命令グルー
   プと、算術計算に関する命令グループと、分岐に関する
   命令グループの３種であることを特徴とする特許請求の
   範囲第１項または第２項に記載のノイマン型高速処理計
   算機。 ４．前記記憶手段と前記プロセッサの間に、グループ毎
   に独立なバスを介して接続した、前記記憶手段から命令
   をフェッチするフェッチ手段と、前記フェッチ手段によ
   りフェッチした命令を保持するレジスタとを設けたこと
   を特徴とする特許請求の範囲第１項乃至第３項に記載の
   ノイマン型高速処理計算機。