JPH08125884A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH08125884A JPH08125884A JP6255699A JP25569994A JPH08125884A JP H08125884 A JPH08125884 A JP H08125884A JP 6255699 A JP6255699 A JP 6255699A JP 25569994 A JP25569994 A JP 25569994A JP H08125884 A JPH08125884 A JP H08125884A
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- frequency
- signal
- clock signal
- unit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 映像ディジタル処理に使用するシステムクロ
ックを生成するＰＬＬ回路のロックレンジを拡張する。 【構成】 所要周波数の第１のクロック信号を発生する
電圧制御発振回路４と、第１のクロック信号の周波数を
変換し、所要周波数の第２のクロック信号として出力す
る周波数変換部５と、第２のクロック信号を所要周波数
に分周する分周器６と、分周器よりのクロック信号と水
平同期信号S1との位相比較をなす位相比較部２と、位相
比較部よりの位相比較出力から発振周波数制御信号を取
り出し、同発振周波数制御信号を前記電圧制御発振回路
に印加するローパスフィルタ３と、水平同期信号と第２
のクロック信号とを比較し、同比較に基づく信号を出力
する周波数比較部７と、周波数比較部による比較結果に
基づき、第２のクロック信号が所要周波数になるように
前記周波数変換部を制御する制御部８とを設ける。
ックを生成するＰＬＬ回路のロックレンジを拡張する。 【構成】 所要周波数の第１のクロック信号を発生する
電圧制御発振回路４と、第１のクロック信号の周波数を
変換し、所要周波数の第２のクロック信号として出力す
る周波数変換部５と、第２のクロック信号を所要周波数
に分周する分周器６と、分周器よりのクロック信号と水
平同期信号S1との位相比較をなす位相比較部２と、位相
比較部よりの位相比較出力から発振周波数制御信号を取
り出し、同発振周波数制御信号を前記電圧制御発振回路
に印加するローパスフィルタ３と、水平同期信号と第２
のクロック信号とを比較し、同比較に基づく信号を出力
する周波数比較部７と、周波数比較部による比較結果に
基づき、第２のクロック信号が所要周波数になるように
前記周波数変換部を制御する制御部８とを設ける。
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路（位相同期回
路）に係り、より詳細には、映像ディジタル処理に使用
するシステムクロックを生成するＰＬＬ回路のロックレ
ンジの拡張に関する。
路）に係り、より詳細には、映像ディジタル処理に使用
するシステムクロックを生成するＰＬＬ回路のロックレ
ンジの拡張に関する。
【０００２】
【従来の技術】テレビ受信機等で映像信号をディジタル
処理する場合、映像信号に同期したシステムクロック信
号が必要となるが、同システムクロック信号を生成する
方法として従来よりＰＬＬ回路が多く用いられていた。
図６は従来におけるＰＬＬ回路の基本構成図である。同
図において、電圧制御発振回路（ＶＣＯ）13で発生した
クロック信号CKは分周器14で所要周波数に分周し、これ
を比較信号として、位相比較部11に送る。同位相比較部
11には基準信号としての水平同期信号S1が入力し、同水
平同期信号S1と前記比較信号との位相比較を行う。同位
相比較部11の出力はローパスフィルタ12により必要とす
る発振周波数制御信号のみ取り出され、同発振周波数制
御信号で前記ＶＣＯ13の発振周波数制御を行う。これに
より、ＶＣＯ13から出力されるクロック信号CKは入力水
平同期信号S1と同期したものとなる。
処理する場合、映像信号に同期したシステムクロック信
号が必要となるが、同システムクロック信号を生成する
方法として従来よりＰＬＬ回路が多く用いられていた。
図６は従来におけるＰＬＬ回路の基本構成図である。同
図において、電圧制御発振回路（ＶＣＯ）13で発生した
クロック信号CKは分周器14で所要周波数に分周し、これ
を比較信号として、位相比較部11に送る。同位相比較部
11には基準信号としての水平同期信号S1が入力し、同水
平同期信号S1と前記比較信号との位相比較を行う。同位
相比較部11の出力はローパスフィルタ12により必要とす
る発振周波数制御信号のみ取り出され、同発振周波数制
御信号で前記ＶＣＯ13の発振周波数制御を行う。これに
より、ＶＣＯ13から出力されるクロック信号CKは入力水
平同期信号S1と同期したものとなる。
【０００３】
【発明が解決しようとする課題】前述の図６におけるＰ
ＬＬ回路の場合、そのロックレンジはＶＣＯ13の性能に
よって決まり、同ＶＣＯ13の周波数可変幅を超えた周波
数を引き込むことは一般に困難である。ＰＬＬ回路のロ
ックレンジを広げる方法として、例えば、ＶＣＯをＬ
（インダクタンス）及びＣ（コンデンサ）で構成する方
法があるが、同方法は可変範囲が大きければ大きいほど
周波数の安定性に欠け、高い精度が要求されるディジタ
ルシステムには不向きである。一方、映像ソースの多様
化した今日、映像装置として各種水平周波数の映像信号
に対応できることが望まれ、そのためにはＰＬＬ回路の
ワイドレンジ化が必要となる。本発明は、このような背
景からなされたものであり、水平周波数等が異なる多種
の映像信号のディジタル処理を可能とするため、ロック
レンジが広く、且つ安定度の高いシステムクロックを生
成するＰＬＬ回路を提供することを目的とする。
ＬＬ回路の場合、そのロックレンジはＶＣＯ13の性能に
よって決まり、同ＶＣＯ13の周波数可変幅を超えた周波
数を引き込むことは一般に困難である。ＰＬＬ回路のロ
ックレンジを広げる方法として、例えば、ＶＣＯをＬ
（インダクタンス）及びＣ（コンデンサ）で構成する方
法があるが、同方法は可変範囲が大きければ大きいほど
周波数の安定性に欠け、高い精度が要求されるディジタ
ルシステムには不向きである。一方、映像ソースの多様
化した今日、映像装置として各種水平周波数の映像信号
に対応できることが望まれ、そのためにはＰＬＬ回路の
ワイドレンジ化が必要となる。本発明は、このような背
景からなされたものであり、水平周波数等が異なる多種
の映像信号のディジタル処理を可能とするため、ロック
レンジが広く、且つ安定度の高いシステムクロックを生
成するＰＬＬ回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、所要周波数の
第１のクロック信号を発生する電圧制御発振回路と、前
記第１のクロック信号の周波数を変換し、所要周波数の
第２のクロック信号として出力する周波数変換部と、前
記第２のクロック信号を所要周波数に分周する分周器
と、前記分周器よりのクロック信号と、基準信号として
の水平同期信号との位相比較をなす位相比較部と、前記
位相比較部よりの位相比較出力から発振周波数制御信号
を取り出し、同発振周波数制御信号を前記電圧制御発振
回路に印加するローパスフィルタと、前記水平同期信号
と前記第２のクロック信号とを比較し、同比較に基づく
信号を出力する周波数比較部と、前記周波数比較部によ
る比較結果に基づき、前記第２のクロック信号が所要周
波数になるように前記周波数変換部を制御する制御部と
を設けてなるＰＬＬ回路を提供するものである。
第１のクロック信号を発生する電圧制御発振回路と、前
記第１のクロック信号の周波数を変換し、所要周波数の
第２のクロック信号として出力する周波数変換部と、前
記第２のクロック信号を所要周波数に分周する分周器
と、前記分周器よりのクロック信号と、基準信号として
の水平同期信号との位相比較をなす位相比較部と、前記
位相比較部よりの位相比較出力から発振周波数制御信号
を取り出し、同発振周波数制御信号を前記電圧制御発振
回路に印加するローパスフィルタと、前記水平同期信号
と前記第２のクロック信号とを比較し、同比較に基づく
信号を出力する周波数比較部と、前記周波数比較部によ
る比較結果に基づき、前記第２のクロック信号が所要周
波数になるように前記周波数変換部を制御する制御部と
を設けてなるＰＬＬ回路を提供するものである。
【０００５】
【作用】ＰＬＬループで現生成中のシステムクロック信
号は分周器に送り比較信号として所要周波数に分周し、
基準信号である水平同期信号との位相比較に供する一
方、周波数比較部にも送る。また、同周波数比較部には
前記水平同期信号も入力する。周波数比較部は入力した
前記システムクロック信号を基に周波数比較信号を生成
し、同周波数比較信号と水平同期信号とを比較し、両者
の周波数差に応じた信号を制御部に送る。この周波数比
較により、水平同期信号の周波数がＶＣＯの周波数可変
範囲外にある場合には制御部を介して周波数変換部にお
ける逓倍比又は分周比を変えてＶＣＯの中心周波数を変
化させ、水平同期信号周波数がＶＣＯの可変範囲内にな
るように制御する。
号は分周器に送り比較信号として所要周波数に分周し、
基準信号である水平同期信号との位相比較に供する一
方、周波数比較部にも送る。また、同周波数比較部には
前記水平同期信号も入力する。周波数比較部は入力した
前記システムクロック信号を基に周波数比較信号を生成
し、同周波数比較信号と水平同期信号とを比較し、両者
の周波数差に応じた信号を制御部に送る。この周波数比
較により、水平同期信号の周波数がＶＣＯの周波数可変
範囲外にある場合には制御部を介して周波数変換部にお
ける逓倍比又は分周比を変えてＶＣＯの中心周波数を変
化させ、水平同期信号周波数がＶＣＯの可変範囲内にな
るように制御する。
【０００６】一方、前記水平同期信号が不連続である場
合には同水平同期信号にダミーの同期信号を付加した
り、又は分周器（ループカウンタ）をリセットして位相
比較器の入力位相差が最小限に止まるようにする。この
ダミー同期信号の付加、又は分周器リセットは、周波数
比較部が前記位相比較の過程中で水平同期信号の連続性
が検知されるので同検知に基づき制御するものである。
更に、上記ダミー同期信号の付加が連続して所定回数発
生した場合にはフリーランであるとし、周波数比較部が
位相比較器の出力を停止させ、周波数ズレを最小限に抑
える。
合には同水平同期信号にダミーの同期信号を付加した
り、又は分周器（ループカウンタ）をリセットして位相
比較器の入力位相差が最小限に止まるようにする。この
ダミー同期信号の付加、又は分周器リセットは、周波数
比較部が前記位相比較の過程中で水平同期信号の連続性
が検知されるので同検知に基づき制御するものである。
更に、上記ダミー同期信号の付加が連続して所定回数発
生した場合にはフリーランであるとし、周波数比較部が
位相比較器の出力を停止させ、周波数ズレを最小限に抑
える。
【０００７】
【実施例】以下、図面に基づいて本発明によるＰＬＬ回
路を説明する。図１は本発明によるＰＬＬ回路の一実施
例を示す要部ブロック図、図２は図１における周波数比
較部の一実施例を示す要部ブロック図、図３は前記周波
数比較部における周波数比較の説明図、図４は逓倍・分
周部の一実施例を示す要部ブロック図、図５は図１のロ
ーパスフィルタの一実施例を示す要部ブロック図であ
る。
路を説明する。図１は本発明によるＰＬＬ回路の一実施
例を示す要部ブロック図、図２は図１における周波数比
較部の一実施例を示す要部ブロック図、図３は前記周波
数比較部における周波数比較の説明図、図４は逓倍・分
周部の一実施例を示す要部ブロック図、図５は図１のロ
ーパスフィルタの一実施例を示す要部ブロック図であ
る。
【０００８】図１において、S1は基準信号としての水平
同期信号、１は水平同期信号S1の連続性が崩れた場合に
はダミー同期信号を付加する同期信号補正部、２は同期
信号補正部１を経た基準信号と比較信号S2との位相比較
をなす位相比較部、３は位相比較出力中から発振周波数
制御信号S3を取り出すローパスフィルタ（ＬＰＦ）、４
はＬＰＦ３よりの発振周波数制御信号S3で制御され、所
要周波数のクロック信号（第１のクロック信号）を発生
する電圧制御発振回路（ＶＣＯ）、５はＶＣＯ４よりの
クロック信号を必要に応じ逓倍又は分周して所要周波数
のシステムクロック信号CK（第２のクロック信号）を出
力する周波数変換部、６は前記第２のクロック信号を所
要周波数に分周し、位相比較部２による位相比較に供す
る比較信号S2を出力する分周器、７は水平同期信号S1の
周波数が第２のクロック信号CKの周波数可変範囲内にあ
るか否かの周波数比較をなし、同比較に基づく信号S4を
出力する他、同期信号補正部１でダミー同期信号を付加
させるための同期信号付加制御信号S5の出力、分周器６
を所定の場合にリセットするリセット信号S6、及び位相
比較部２の出力を停止させる出力停止制御信号S7の出力
とをなす周波数比較部、８は周波数比較部７による周波
数比較に基づき、周波数変換部５に対し逓倍比又は分周
比を設定する制御部である。
同期信号、１は水平同期信号S1の連続性が崩れた場合に
はダミー同期信号を付加する同期信号補正部、２は同期
信号補正部１を経た基準信号と比較信号S2との位相比較
をなす位相比較部、３は位相比較出力中から発振周波数
制御信号S3を取り出すローパスフィルタ（ＬＰＦ）、４
はＬＰＦ３よりの発振周波数制御信号S3で制御され、所
要周波数のクロック信号（第１のクロック信号）を発生
する電圧制御発振回路（ＶＣＯ）、５はＶＣＯ４よりの
クロック信号を必要に応じ逓倍又は分周して所要周波数
のシステムクロック信号CK（第２のクロック信号）を出
力する周波数変換部、６は前記第２のクロック信号を所
要周波数に分周し、位相比較部２による位相比較に供す
る比較信号S2を出力する分周器、７は水平同期信号S1の
周波数が第２のクロック信号CKの周波数可変範囲内にあ
るか否かの周波数比較をなし、同比較に基づく信号S4を
出力する他、同期信号補正部１でダミー同期信号を付加
させるための同期信号付加制御信号S5の出力、分周器６
を所定の場合にリセットするリセット信号S6、及び位相
比較部２の出力を停止させる出力停止制御信号S7の出力
とをなす周波数比較部、８は周波数比較部７による周波
数比較に基づき、周波数変換部５に対し逓倍比又は分周
比を設定する制御部である。
【０００９】次に、本発明の動作について説明する。図
１に示すように、本発明においてはクロック信号の発生
ブロックをＶＣＯ４と周波数変換部５で構成し、ＶＣＯ
４でクロック信号（第１のクロック信号）を発生させ、
同クロック信号を必要に応じ逓倍又は分周して所要のシ
ステムクロック信号CK（第２のクロック信号）を得る。
このシステムクロック信号CKを分周器６、及び周波数比
較部７へ送る。分周器６はシステムクロック信号CKを所
定分周比（１／Ｋ）で分周し、位相比較部２へ比較信号
S2として送出する。なお、分周器６にはループカウンタ
を使用すればよい。
１に示すように、本発明においてはクロック信号の発生
ブロックをＶＣＯ４と周波数変換部５で構成し、ＶＣＯ
４でクロック信号（第１のクロック信号）を発生させ、
同クロック信号を必要に応じ逓倍又は分周して所要のシ
ステムクロック信号CK（第２のクロック信号）を得る。
このシステムクロック信号CKを分周器６、及び周波数比
較部７へ送る。分周器６はシステムクロック信号CKを所
定分周比（１／Ｋ）で分周し、位相比較部２へ比較信号
S2として送出する。なお、分周器６にはループカウンタ
を使用すればよい。
【００１０】ここで、水平同期信号S1が不連続性のない
正常なものとした場合、同信号S1は同期信号補正部１に
よる補正を受けることなく位相比較部２へ入力する。位
相比較部２では水平同期信号S1を基準信号として比較信
号S2との位相比較を行い、その位相差に応じた出力をす
る。ＬＰＦ３は位相比較部２の出力から発振制御に必要
な信号（発振周波数制御信号S3）を取り出してＶＣＯ４
に印加し、同制御信号S3によりＶＣＯ４の発振周波数が
制御される。以上説明の分周器６、位相比較部２、ＬＰ
Ｆ３及びＶＣＯ４の動作は従来のＰＬＬ回路と基本的に
同様である。本発明ではさらに、上述したようにＶＣＯ
４の後段に周波数変換部５を設けている。システムクロ
ック信号CKのもう１つの送出先である周波数比較部７の
具体的構成例を図２に示す。図２の信号入出力は図１と
対応付けしてある。図２に示すように、周波数比較部７
は第１のカウンタ7a、ロジック部7b、第２のカウンタ7
c、及びＯＲゲート7dを図示のように接続して構成す
る。
正常なものとした場合、同信号S1は同期信号補正部１に
よる補正を受けることなく位相比較部２へ入力する。位
相比較部２では水平同期信号S1を基準信号として比較信
号S2との位相比較を行い、その位相差に応じた出力をす
る。ＬＰＦ３は位相比較部２の出力から発振制御に必要
な信号（発振周波数制御信号S3）を取り出してＶＣＯ４
に印加し、同制御信号S3によりＶＣＯ４の発振周波数が
制御される。以上説明の分周器６、位相比較部２、ＬＰ
Ｆ３及びＶＣＯ４の動作は従来のＰＬＬ回路と基本的に
同様である。本発明ではさらに、上述したようにＶＣＯ
４の後段に周波数変換部５を設けている。システムクロ
ック信号CKのもう１つの送出先である周波数比較部７の
具体的構成例を図２に示す。図２の信号入出力は図１と
対応付けしてある。図２に示すように、周波数比較部７
は第１のカウンタ7a、ロジック部7b、第２のカウンタ7
c、及びＯＲゲート7dを図示のように接続して構成す
る。
【００１１】この周波数比較部７は次の３つの目的を有
する。 （１）現在のシステムクロック信号CKを生成しているＶ
ＣＯ４の周波数可変範囲内に水平同期信号S1の周波数を
包含しているか否かの周波数比較を行い、同比較に基づ
く信号S4を制御部８へ送出する。 （２）水平同期信号S1の連続性が崩れた場合のダミー同
期信号の付加制御（同期信号補正部１）、又は分周器６
のリセット。 （３）前記ダミー同期信号の付加が所定回数発生した場
合の位相比較部２の出力停止制御。 第１番目の周波数比較は以下のように行う。例としてNT
SC方式を引用する。この場合、水平同期信号S1の周波数
fh＝15.734KHz 、１Ｈ（１水平周期）のサンプル数＝91
0 である。これを図示したものが図３（Ａ）である。サ
ンプル数「910 」は色副搬送波周波数fc＝3.58 MHzの４
倍（４fc＝14.318 MHz）がサンプリング周波数となるの
で、同サンプリング周波数から定まってくるものであ
る。
する。 （１）現在のシステムクロック信号CKを生成しているＶ
ＣＯ４の周波数可変範囲内に水平同期信号S1の周波数を
包含しているか否かの周波数比較を行い、同比較に基づ
く信号S4を制御部８へ送出する。 （２）水平同期信号S1の連続性が崩れた場合のダミー同
期信号の付加制御（同期信号補正部１）、又は分周器６
のリセット。 （３）前記ダミー同期信号の付加が所定回数発生した場
合の位相比較部２の出力停止制御。 第１番目の周波数比較は以下のように行う。例としてNT
SC方式を引用する。この場合、水平同期信号S1の周波数
fh＝15.734KHz 、１Ｈ（１水平周期）のサンプル数＝91
0 である。これを図示したものが図３（Ａ）である。サ
ンプル数「910 」は色副搬送波周波数fc＝3.58 MHzの４
倍（４fc＝14.318 MHz）がサンプリング周波数となるの
で、同サンプリング周波数から定まってくるものであ
る。
【００１２】上記例の場合において、ＶＣＯ４を中心周
波数14.318 MHzで周波数可変範囲が±0.2 ％とし、分周
比を910 としたとき、第１のカウンタ7aは図３（Ｂ）に
示すように「909 」カウントし、次いで第２のカウンタ
7cが「３」カウントするようにする。第２のカウンタ7c
が「３」カウントするとするのは以下から求まる。 １Ｈのサンプル数×ＶＣＯの可変率＝910 ×（±0.2
％）＝±1.8 ドット 上式の±1.8 ドットは幅として3.6 ドットとなるがカウ
ントとしては３カンウト（同期幅±１ドット）にする
（４カウントでは周波数比較が不可となる部分が発生す
る）。この３カンウト分の範囲（カウントエリアC2）が
周波数比較上においてＶＣＯ４の周波数可変範囲とな
り、その中心に水平同期信号S1が在るときにＶＣＯ４の
発振周波数は可変範囲の中心にあることを示す。これか
ら第１のカウンタ7aは909 カウント（カウントエリアC
1）することになる〔図３（Ａ）（Ｂ）〕。このように
して生成された信号が周波数比較信号Ｓ13となる〔図３
（Ｂ）〕。
波数14.318 MHzで周波数可変範囲が±0.2 ％とし、分周
比を910 としたとき、第１のカウンタ7aは図３（Ｂ）に
示すように「909 」カウントし、次いで第２のカウンタ
7cが「３」カウントするようにする。第２のカウンタ7c
が「３」カウントするとするのは以下から求まる。 １Ｈのサンプル数×ＶＣＯの可変率＝910 ×（±0.2
％）＝±1.8 ドット 上式の±1.8 ドットは幅として3.6 ドットとなるがカウ
ントとしては３カンウト（同期幅±１ドット）にする
（４カウントでは周波数比較が不可となる部分が発生す
る）。この３カンウト分の範囲（カウントエリアC2）が
周波数比較上においてＶＣＯ４の周波数可変範囲とな
り、その中心に水平同期信号S1が在るときにＶＣＯ４の
発振周波数は可変範囲の中心にあることを示す。これか
ら第１のカウンタ7aは909 カウント（カウントエリアC
1）することになる〔図３（Ａ）（Ｂ）〕。このように
して生成された信号が周波数比較信号Ｓ13となる〔図３
（Ｂ）〕。
【００１３】換言すると、カウントエリアC2の期間が入
力水平同期信号S1の発生予想期間に相当し、この期間内
に水平同期信号S1の入力があったとき（符号イ）にはＶ
ＣＯ４の可変範囲内にあることとなり、ＰＬＬとしては
ロックする。これに対し、現発振状態からみて次回入力
される水平同期信号の発生位置がカウントエリアC1（符
号ロ）であれば同期信号が早い、カウントエリアC3（符
号ハ）であれば同・遅いと判断できる。カウントエリア
C2（符号イ）であれば同・同じと判断する。これが周波
数比較であり、同比較に基づく信号S4を制御部８へ送出
する。
力水平同期信号S1の発生予想期間に相当し、この期間内
に水平同期信号S1の入力があったとき（符号イ）にはＶ
ＣＯ４の可変範囲内にあることとなり、ＰＬＬとしては
ロックする。これに対し、現発振状態からみて次回入力
される水平同期信号の発生位置がカウントエリアC1（符
号ロ）であれば同期信号が早い、カウントエリアC3（符
号ハ）であれば同・遅いと判断できる。カウントエリア
C2（符号イ）であれば同・同じと判断する。これが周波
数比較であり、同比較に基づく信号S4を制御部８へ送出
する。
【００１４】上記各カウンタによるカウントにおいて、
第１のカウンタは常に水平同期信号S1の開始点からカウ
ント開始し、909 カウント後に第２のカウントによるカ
ウントを開始する。このように両カウンタを制御するも
のがロジック部7bである。同ロジック部7bは入力された
水平同期信号S1に基づき、第１のカウンタ7aに対し、同
カウンタ7aに入力されるシステムクロック信号CKのカウ
ントを開始させる（LOAD）。同カウンタ7aは所定カウン
ト（前記909 カウント）後にカウントデータＳ11をロジ
ック部7bへ送出する。第１のカウンタ7aからのカウント
データＳ11を受けたロジック部7bは次に第２のカウンタ
7cに対し、同様に入力されるシステムクロック信号CKの
カウントを開始させる（LOAD）。同カウンタ7cは所定カ
ウント（前記３カウント）後にカウントデータＳ12をロ
ジック部7bへ送出する。同ロジック部7bは第１のカウン
タ7a及び第２のカウンタ7cによるカウント結果から現発
振周波数が水平同期信号S1に対し高い、正常、又は低い
かに対応した信号S4を制御部８へ出力する。
第１のカウンタは常に水平同期信号S1の開始点からカウ
ント開始し、909 カウント後に第２のカウントによるカ
ウントを開始する。このように両カウンタを制御するも
のがロジック部7bである。同ロジック部7bは入力された
水平同期信号S1に基づき、第１のカウンタ7aに対し、同
カウンタ7aに入力されるシステムクロック信号CKのカウ
ントを開始させる（LOAD）。同カウンタ7aは所定カウン
ト（前記909 カウント）後にカウントデータＳ11をロジ
ック部7bへ送出する。第１のカウンタ7aからのカウント
データＳ11を受けたロジック部7bは次に第２のカウンタ
7cに対し、同様に入力されるシステムクロック信号CKの
カウントを開始させる（LOAD）。同カウンタ7cは所定カ
ウント（前記３カウント）後にカウントデータＳ12をロ
ジック部7bへ送出する。同ロジック部7bは第１のカウン
タ7a及び第２のカウンタ7cによるカウント結果から現発
振周波数が水平同期信号S1に対し高い、正常、又は低い
かに対応した信号S4を制御部８へ出力する。
【００１５】制御部８は現発振周波数の適否を示す信号
S4に基づき、水平同期信号S1に対し、現発振周波数が低
ければそれを高くするように、逆に高ければそれを低く
するように周波数変換部５の逓倍比又は分周比を制御
し、常に水平同期信号S1がカウントエリアC2内に出現す
るようにする。これにより、ＰＬＬは常にロック状態を
維持できる。この逓倍又は分周制御後のシステムクロッ
クCKの周波数は次のように表せる。 システムクロックCKの周波数＝ＶＣＯ４の中心周波数×
（Ｍ／Ｎ） ここに、Ｍ、Ｎは図４に示す周波数変換部５の逓倍比
（逓倍器5a）及び分周比（分周器5b）である。以上が周
波数比較である。
S4に基づき、水平同期信号S1に対し、現発振周波数が低
ければそれを高くするように、逆に高ければそれを低く
するように周波数変換部５の逓倍比又は分周比を制御
し、常に水平同期信号S1がカウントエリアC2内に出現す
るようにする。これにより、ＰＬＬは常にロック状態を
維持できる。この逓倍又は分周制御後のシステムクロッ
クCKの周波数は次のように表せる。 システムクロックCKの周波数＝ＶＣＯ４の中心周波数×
（Ｍ／Ｎ） ここに、Ｍ、Ｎは図４に示す周波数変換部５の逓倍比
（逓倍器5a）及び分周比（分周器5b）である。以上が周
波数比較である。
【００１６】次に、周波数比較部７の第２番目の目的で
ある水平同期信号の不連続性補正は次のように行う。入
力水平同期信号S1の連続性が正常な状態から崩れた場
合、入力同期信号は図３のカウントエリアC1又は同C3に
現れることとなる。この場合、カウントエリアC1又は同
C3に現れたものが前述した周波数比較上のものか、不連
続性によるものかは第１のカウンタ7aや第２のカウンタ
7cのカウントが本来のカウントと異なる非正規となるこ
とから区別される。この不連続性を示す同期信号がカウ
ントエリアC1に現れた場合には分周器６（ループカウン
タ）をリセットし、また周波数比較の過程でカウントエ
リアC2までに同期信号が現れない場合（カウントエリア
C3に現れることが想定される）には、同期信号付加制御
信号S5を出力し、同期信号補正部１においてカウントエ
リアC2終了直後にダミー同期信号を入力同期信号S1に付
加させる。
ある水平同期信号の不連続性補正は次のように行う。入
力水平同期信号S1の連続性が正常な状態から崩れた場
合、入力同期信号は図３のカウントエリアC1又は同C3に
現れることとなる。この場合、カウントエリアC1又は同
C3に現れたものが前述した周波数比較上のものか、不連
続性によるものかは第１のカウンタ7aや第２のカウンタ
7cのカウントが本来のカウントと異なる非正規となるこ
とから区別される。この不連続性を示す同期信号がカウ
ントエリアC1に現れた場合には分周器６（ループカウン
タ）をリセットし、また周波数比較の過程でカウントエ
リアC2までに同期信号が現れない場合（カウントエリア
C3に現れることが想定される）には、同期信号付加制御
信号S5を出力し、同期信号補正部１においてカウントエ
リアC2終了直後にダミー同期信号を入力同期信号S1に付
加させる。
【００１７】また、分周器６のリセットは周波数比較信
号Ｓ13と入力水平同期信号S1とのＯＲゲート7dの論理和
出力S6によりなされる。例えば、同期信号位置が図３の
「イ」位置の場合にはＯＲゲート7dはＨ（ハイ）を出力
するが、「ロ」位置ではＬ（ロー）の出力となる。この
Ｌ出力時に分周器６をリセットする。また、ダミー同期
信号の付加が予め定めた所定回数（例えば３回）連続し
て発生した場合にはロジック部7bはフリーラン（入力同
期信号S1が無い）として扱い、出力停止信号S7により位
相比較部２の出力を停止させるように制御する。これに
よりＶＣＯ４の発振周波数ズレが軽減される。この位相
比較部２の制御が周波数比較部７の第３番目の目的であ
る。以上が周波数比較部７の説明である。
号Ｓ13と入力水平同期信号S1とのＯＲゲート7dの論理和
出力S6によりなされる。例えば、同期信号位置が図３の
「イ」位置の場合にはＯＲゲート7dはＨ（ハイ）を出力
するが、「ロ」位置ではＬ（ロー）の出力となる。この
Ｌ出力時に分周器６をリセットする。また、ダミー同期
信号の付加が予め定めた所定回数（例えば３回）連続し
て発生した場合にはロジック部7bはフリーラン（入力同
期信号S1が無い）として扱い、出力停止信号S7により位
相比較部２の出力を停止させるように制御する。これに
よりＶＣＯ４の発振周波数ズレが軽減される。この位相
比較部２の制御が周波数比較部７の第３番目の目的であ
る。以上が周波数比較部７の説明である。
【００１８】次に、ＬＰＦ３について説明する。本発明
はＰＬＬ回路のロックレンジのワイド化を図ったもので
ある。従って、ＬＰＦ３を１つの伝達特性に固定すると
安定性等に問題が生じる場合がある。そのため、ＬＰＦ
３を図５に示すように、伝達特性の異なるもの複数種類
と、これらを切り換える切換回路とで構成するようにす
る。図５はＬＰＦを３種類3a、3b、3cとした例であり、
伝達特性が3aは速いもの、3cは遅いもの、3bは前者の中
間的なのものである。また、3dは切換回路である。これ
らＬＰＦをシステムクロックの周波数帯に予め割り当て
ておき、その周波数帯が高いときには伝達特性の速いＬ
ＰＦ3aを選択し、同・低いときには伝達特性の遅いＬＰ
Ｆ3c等を選択する。
はＰＬＬ回路のロックレンジのワイド化を図ったもので
ある。従って、ＬＰＦ３を１つの伝達特性に固定すると
安定性等に問題が生じる場合がある。そのため、ＬＰＦ
３を図５に示すように、伝達特性の異なるもの複数種類
と、これらを切り換える切換回路とで構成するようにす
る。図５はＬＰＦを３種類3a、3b、3cとした例であり、
伝達特性が3aは速いもの、3cは遅いもの、3bは前者の中
間的なのものである。また、3dは切換回路である。これ
らＬＰＦをシステムクロックの周波数帯に予め割り当て
ておき、その周波数帯が高いときには伝達特性の速いＬ
ＰＦ3aを選択し、同・低いときには伝達特性の遅いＬＰ
Ｆ3c等を選択する。
【００１９】またこれらＬＰＦの選択は単にシステムク
ロックの周波数帯に対してだけでなく、周波数変換部５
の比率を切り換える場合にもＬＰＦを切り換えるように
してもよい。この場合、比率を切り換える際には伝達特
性の速いＬＰＦ3aを選択し、位相比較部２に制御が移る
様な場合には伝達特性の遅いＬＰＦ3cを選択する。ＬＰ
Ｆの選択切り換えは制御部８が周波数比較部７による比
較結果に基づき切り換えるようにすればよい。また、シ
ステムクロックの周波数帯に応じてののみの切り換えで
あれば手動切り換えでも可能である。このようにするこ
とでＰＬＬ回路としての安定性が確保される。
ロックの周波数帯に対してだけでなく、周波数変換部５
の比率を切り換える場合にもＬＰＦを切り換えるように
してもよい。この場合、比率を切り換える際には伝達特
性の速いＬＰＦ3aを選択し、位相比較部２に制御が移る
様な場合には伝達特性の遅いＬＰＦ3cを選択する。ＬＰ
Ｆの選択切り換えは制御部８が周波数比較部７による比
較結果に基づき切り換えるようにすればよい。また、シ
ステムクロックの周波数帯に応じてののみの切り換えで
あれば手動切り換えでも可能である。このようにするこ
とでＰＬＬ回路としての安定性が確保される。
【００２０】
【発明の効果】以上説明したように本発明によれば、Ｖ
ＣＯ（電圧制御発振回路）の数を増やすことなく、ＰＬ
Ｌ回路のロックレンジを拡大することができ、これによ
り幾種類ものドットクロックに対応することが可能とな
る。また、入力水平同期信号が不連続の場合には、その
不連続状態に応じて分周器（ループカウンタ）をリセッ
トしたり、又はダミー同期信号を付加、更には、このダ
ミー同期信号付加が所定回数発生した場合にはフリーラ
ンとして扱い、位相比較器の出力を停止する等して位相
比較差を最小限に抑える。これにより、ＰＬＬ回路とし
ての動作を安定なものとすることができる。以上から、
本発明は映像ディジタル処理に使用するシステムクロッ
クを生成するＰＬＬ回路の性能向上に寄与しうるもので
ある。
ＣＯ（電圧制御発振回路）の数を増やすことなく、ＰＬ
Ｌ回路のロックレンジを拡大することができ、これによ
り幾種類ものドットクロックに対応することが可能とな
る。また、入力水平同期信号が不連続の場合には、その
不連続状態に応じて分周器（ループカウンタ）をリセッ
トしたり、又はダミー同期信号を付加、更には、このダ
ミー同期信号付加が所定回数発生した場合にはフリーラ
ンとして扱い、位相比較器の出力を停止する等して位相
比較差を最小限に抑える。これにより、ＰＬＬ回路とし
ての動作を安定なものとすることができる。以上から、
本発明は映像ディジタル処理に使用するシステムクロッ
クを生成するＰＬＬ回路の性能向上に寄与しうるもので
ある。
【図１】本発明によるＰＬＬ回路の一実施例を示す要部
ブロック図である。
ブロック図である。
【図２】図１における周波数比較部の一実施例を示す要
部ブロック図である。
部ブロック図である。
【図３】周波数比較部における周波数比較の説明図であ
る。
る。
【図４】周波数変換部の一実施例を示す要部ブロック図
である。
である。
【図５】ローパスフィルタの一実施例を示す要部ブロッ
ク図である。
ク図である。
【図６】従来のＰＬＬ回路の一実施例を示す要部ブロッ
ク図である。
ク図である。
S1 水平同期信号 １ 同期信号補正部 ２ 位相比較部 ３ ローパスフィルタ（ＬＰＦ） ４ 電圧制御発振回路（ＶＣＯ） ５ 周波数変換部 ６ 分周器 ７ 周波数比較部 ８ 制御部 CK システムクロック 7a 第１のカウンタ 7b ロジック部 7c 第２のカウンタ 7d ＯＲゲート 3a 第１のローパスフィルタ（ＬＰＦ） 3b 第２のローパスフィルタ（ＬＰＦ） 3c 第３のローパスフィルタ（ＬＰＦ） 3d 切換回路
Claims (8)
- 【請求項１】 所要周波数の第１のクロック信号を発生
する電圧制御発振回路と、前記第１のクロック信号の周
波数を変換し、所要周波数の第２のクロック信号として
出力する周波数変換部と、前記第２のクロック信号を所
要周波数に分周する分周器と、前記分周器よりのクロッ
ク信号と、基準信号としての水平同期信号との位相比較
をなす位相比較部と、前記位相比較部よりの位相比較出
力から発振周波数制御信号を取り出し、同発振周波数制
御信号を前記電圧制御発振回路に印加するローパスフィ
ルタと、前記水平同期信号と前記第２のクロック信号と
を比較し、同比較に基づく信号を出力する周波数比較部
と、前記周波数比較部による比較結果に基づき、前記第
２のクロック信号が所要周波数になるように前記周波数
変換部を制御する制御部とを設けてなることを特徴とす
るＰＬＬ回路。 - 【請求項２】 前記周波数比較部を、前記第２のクロッ
ク信号を前記水平同期信号を基準にしてカウントし、所
定数カウント後にカウントデータを出力する第１のカウ
ンタと、第１のカウンタによる前記所定数カウント後に
前記第２のクロック信号のカウントを開始し、所定数カ
ウント後にカウントデータを出力する第２のカウンタ
と、前記水平同期信号に基づき、前記カウントを行わし
めるように第１のカウンタ及び第２のカウンタを制御す
る一方、同第１のカウンタよりのカウントデータと第２
のカウンタよりのカウントデータとから周波数比較信号
を生成し、同周波数比較信号と前記水平同期信号との周
波数比較をなし、双方の周波数差に応じた信号を出力す
るロジック部とで構成したことを特徴とする請求項１記
載のＰＬＬ回路。 - 【請求項３】 前記周波数比較部に、前記周波数比較信
号と前記水平同期信号との論理和を演算し、同周波数比
較信号に対し同水平同期信号が所定周波数高いときには
前記分周器をリセットするリセット信号を出力する演算
回路を設けたことを特徴とする請求項１又は請求項２記
載のＰＬＬ回路。 - 【請求項４】 前記演算回路を、ＯＲゲートで構成した
ことを特徴とする請求項１、請求項２又は請求項３記載
のＰＬＬ回路。 - 【請求項５】 前記周波数比較部における比較におい
て、周波数比較信号に対し水平同期信号が所定周波数低
いときには前記ロジック部が同第２のカウンタより同期
信号付加制御信号を出力させるとともに、該同期信号付
加制御信号が入力され、同入力があったときには同水平
同期信号の所定位置にダミー同期信号を付加する同期信
号補正部を設け、同付加後の水平同期信号を前記位相比
較部に入力するようにしたことを特徴とする請求項１又
は請求項２記載のＰＬＬ回路。 - 【請求項６】 前記ダミー同期信号の付加が所定回数連
続したときには前記位相比較部の出力を停止する出力停
止信号を前記ロジック部が出力するようにしたことを特
徴とする請求項１、請求項２又は請求項５記載のＰＬＬ
回路。 - 【請求項７】 前記ローパスフィルタを、伝達特性がそ
れぞれ異なるローパスフィルタ複数と、同複数のローパ
スフィルタを切り換える切換回路とで構成し、前記制御
部が前記第２のクロック信号の周波数に応じて同切換回
路を切り換えることを特徴とする請求項１記載のＰＬＬ
回路。 - 【請求項８】 前記周波数変換部を、可変逓倍回路と可
変分周回路との直列回路で構成したことを特徴とする請
求項１記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6255699A JPH08125884A (ja) | 1994-10-20 | 1994-10-20 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6255699A JPH08125884A (ja) | 1994-10-20 | 1994-10-20 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125884A true JPH08125884A (ja) | 1996-05-17 |
Family
ID=17282414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6255699A Pending JPH08125884A (ja) | 1994-10-20 | 1994-10-20 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125884A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275553B1 (en) | 1998-02-12 | 2001-08-14 | Nec Corporation | Digital PLL circuit and clock generation method |
| US6486857B1 (en) * | 1999-02-12 | 2002-11-26 | Nec Corporation | Deflection correction circuit for narrowing a pull-in range of a VCO to reduce frequency variations in a horizontal synchronizing signal |
| JP2007033810A (ja) * | 2005-07-26 | 2007-02-08 | Rohm Co Ltd | 画像処理装置及びこれを用いた電子機器 |
| JP2008252300A (ja) * | 2007-03-29 | 2008-10-16 | Fujitsu Ten Ltd | タイミングクロック生成装置、データ処理装置及びタイミングクロック生成方法 |
| JP2010200383A (ja) * | 1998-08-07 | 2010-09-09 | Thomson Consumer Electronics Inc | 水平周波数信号発生器、同期回路、およびビデオ表示装置 |
-
1994
- 1994-10-20 JP JP6255699A patent/JPH08125884A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275553B1 (en) | 1998-02-12 | 2001-08-14 | Nec Corporation | Digital PLL circuit and clock generation method |
| JP2010200383A (ja) * | 1998-08-07 | 2010-09-09 | Thomson Consumer Electronics Inc | 水平周波数信号発生器、同期回路、およびビデオ表示装置 |
| JP2010233248A (ja) * | 1998-08-07 | 2010-10-14 | Thomson Consumer Electronics Inc | 水平周波数信号発生器、同期回路、およびビデオ表示装置 |
| US6486857B1 (en) * | 1999-02-12 | 2002-11-26 | Nec Corporation | Deflection correction circuit for narrowing a pull-in range of a VCO to reduce frequency variations in a horizontal synchronizing signal |
| JP2007033810A (ja) * | 2005-07-26 | 2007-02-08 | Rohm Co Ltd | 画像処理装置及びこれを用いた電子機器 |
| JP2008252300A (ja) * | 2007-03-29 | 2008-10-16 | Fujitsu Ten Ltd | タイミングクロック生成装置、データ処理装置及びタイミングクロック生成方法 |
| JP4666393B2 (ja) * | 2007-03-29 | 2011-04-06 | 富士通テン株式会社 | タイミングクロック生成装置、データ処理装置及びタイミングクロック生成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |