JP2002043929A

JP2002043929A - 可変分周回路およびそれを使用するクロック分周方法

Info

Publication number: JP2002043929A
Application number: JP2000228055A
Authority: JP
Inventors: Yuuji Makishita; 雄司巻下
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2000-07-28
Filing date: 2000-07-28
Publication date: 2002-02-08

Abstract

(57)【要約】【課題】入力基準クロックに同期し且つ分周比の異なる
複数の分周クロックを得る可変分周回路およびそれを使
用するクロック分周方法を提供する。【解決手段】入力基準クロックが入力される分周比の異
なる複数の分周回路部１２、１４と、この分周回路部１
２、１４からの分周クロックを選択して出力する選択部
１６と、分周回路部１２、１４の分周クロックを監視し
且つそれに基づき選択部１６を選択制御する制御部２２
とにより構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は可変分周回路、特に
基準入力クロックを複数の分周比で連続的に可変した出
力クロックを生成する可変分周回路およびそれを使用す
るクロック分周方法に関する。

【０００２】

【従来の技術】分周回路又はそれを使用するＰＬＬ（位
相ロックループ）回路は、ヘテロダイン無線受信機の局
部発振回路等に広く使用されている。斯かる分周回路の
従来技術は、例えば特開昭６３−５２５１６号公報の
「分周回路およびこれを使用するＰＬＬ回路」、特開平
５−６３５６５号公報の「周波数シンセサイザ」および
特開平７−９５０５８号公報の「分周器の出力信号群に
おける位相補正用の回路装置」等に開示されている。

【０００３】従来の一般的な分周回路又は周波数シンセ
サイザの例を図６に示す。この回路は、入力（基準）ク
ロックが入力されるＬ分周器１、ＰＬＬ回路２、ＶＣＯ
（電圧制御発振器）３、Ｍ分周器４およびＮ分周器５よ
り構成される。Ｌ分周器１およびＭ分周器４の出力をＰ
ＬＬ回路２に入力して位相比較する。このＰＬＬ回路２
の出力をＶＣＯ３に入力してその発振周波数を制御す
る。更に、ＶＣＯ３の出力は、Ｍ分周器４およびＮ分周
器５に入力する。そして、Ｎ分周器５から出力クロック
を得るよう構成されている。

【０００４】次に、図６の回路動作を説明する。入力ク
ロック（周波数をｆｃとする）をＬ分周器１により分周
したｆｃ／Ｌの周波数のクロックと、ＶＣＯ３の発振周
波数（この周波数をｆｖとする）をＭ分周器４で分周し
たｆｖ／ＭをＰＬＬ回路２により位相比較する。このＰ
ＬＬ回路２からのパルス出力を一般に低域通過フィルタ
（図示せず）を介して直流制御電圧を得て、ＶＣＯ３の
発振周波数を制御する。

【０００５】従って、ＰＬＬ回路２を含む制御ループに
より、ｆｃ／Ｌ＝ｆｖ／Ｍの関係が成立するように動作
する。その結果、ＶＣＯ３の出力周波数ｆｖは、ｆｖ＝
（Ｍ／Ｌ）ｘｆｃとなる。出力クロックの周波数ｆ０
は、このＶＣＯ３の発振出力ｆｖを、更にＮ分周器５に
よりＮ分周するので、ｆ０＝（Ｍ／ＮＬ）ｘｆｃとな
る。その結果、出力クロック周波数ｆ０は、入力クロッ
ク周波数ｆｃに対して一定関係、即ちＭ／ＮＬ倍となる
ので、これら各分周器１、４および５の分周比Ｌ、Ｍお
よびＮを適宜選定することにより、任意の非整数関係に
することが可能である。

【０００６】

【発明が解決しようとする課題】従来技術の問題は、基
準クロックに同期した低周波数のクロックを生成する場
合には、分周回路にて生成する場合に、生成すべき低周
波数クロック周波数が、基準クロック周波数の１／ｎ
（ｎは整数）である必要があることである。その理由
は、生成すべき低周波数クロック周波数が基準クロック
周波数の１／ｎである場合には、基準クロックの整数分
周にて生成することが可能である。

【０００７】しかし、ｎが整数とならない場合には、整
数分周可能となる周波数になるようなＶＣＯ周波数を選
定する。そして、この高価なＶＣＯを基準クロックに同
期させるようにＰＬＬ回路を使用する。その結果、ＶＣ
Ｏから出力されるクロックをｍ分周（ｍは整数）する必
要があった。

【０００８】

【発明の目的】従って、本発明の目的は、高価なＶＣＯ
を使用することなく、基準クロックに同期した低周波数
のクロックを生成可能とすることにより、簡単且つ低コ
ストの分周回路およびそれを使用するクロック分周方法
を提供することである。

【０００９】

【課題を解決するための手段】本発明の可変分周回路
は、入力基準クロックに対し同期し且つ予め選定した任
意分周比の分周クロックを生成する分周回路であって、
入力基準クロックが入力される異なる分周比の複数の分
周回路部と、これら複数の分周回路部からの分周クロッ
クを選択する選択部と、複数の分周回路部の分周クロッ
クを監視し、複数の分周回路部のリセットおよび選択部
の選択動作を制御する制御部とを備える。本発明の好適
実施形態によると、制御部は、各分周回路部からの分周
クロックを計数するカウンタと、このカウンタのカウン
ト値を設定値と比較する比較器とにより構成される。各
比較器の設定値は、任意に変更可能である。制御部は、
比較器の出力を入力とするラッチ回路を備える。

【００１０】ここで、前記制御部は、前記各分周回路部
からの分周クロックを計数するカウンタと、該カウンタ
のカウント値を設定値と比較する比較器とにより構成さ
れる。また、前記各比較器の前記設定値は、任意値に変
更可能であり、前記選択部は、前記比較器の出力を入力
とするラッチ回路を備える。

【００１１】また、本発明のクロック分周方法は、入力
基準クロックに同期し且つ任意分周比の分周クロックを
生成するクロック分周方法であって、第１分周回路部に
より予め決められた第１分周比で入力基準クロックを分
周した第１分周クロックを出力クロックとして予め決め
られた個数出力し、第２分周回路部により予め決められ
た異なる第２分周比で入力基準クロックを分周した第２
分周クロックを出力クロックとして予め決められた個数
出力し、第３分周回路部以下の分周回路部により予め決
められた分周比および個数の分周クロックを順次出力
し、上述した第１分周回路部の分周動作へ戻るステップ
を反復する。好適実施形態によると、各分周回路部の分
周比および出力クロックの個数の一方又は両方を変更可
能にする。

【００１２】ここで、前記各分周回路部の分周比および
出力クロックの個数の一方又は両方を変更可能にする。

【００１３】

【発明の実施の形態】以下、本発明による可変分周回路
およびそれを使用するクロック分周方法の好適実施形態
の構成および動作を、添付図を参照して詳細に説明す
る。

【００１４】先ず、図１は、本発明による可変分周回路
の基本原理を示すブロック図である。この可変分周回路
は、分周回路部１０および分周比制御部２０より構成さ
れる。分周回路部１０は、入力（基準）クロックおよび
分周比制御部２０の出力を受け、出力クロックを出力す
る。この分周回路部１０の出力クロックは、分周比制御
部２０に入力される。この可変分周回路によると、分周
回路部１０は、その出力で制御される分周比制御部２０
の出力により決まる分周比（Ｎ）により、入力クロック
を分周して出力クロックとして出力する。

【００１５】次に、図２は、図１に示す基本原理に基づ
く本発明による可変分周回路の好適実施形態のブロック
図を示す。この可変分周回路は、第１分周回路部（又は
分周回路１）１２、第ｉ分周回路部（又は分周回路ｉ）
１４、選択部１６および監視制御部（又は制御部）２２
より構成される。両分周回路部１２、１４には、入力
（基準）クロックが共通入力される。これら両分周回路
部１２、１４の出力は、選択部１６に入力されると共に
監視制御部２２にも入力される。監視制御部２２は、第
１リセット信号（リセット信号１）および第ｉリセット
信号（リセット信号ｉ）を、それぞれ第１分周回路部１
２および第ｉ分周回路部１４に入力する。また、この監
視制御部２２は、選択信号を選択部１６に対して出力
し、選択部１６から出力クロックを得る。

【００１６】従って、図２に示す本発明による可変分周
回路の好適実施形態では、１つの入力（基準）クロック
を、分周比の異なる複数の分周回路部１２および１４に
入力し、それぞれ分周比の異なる分周クロックを生成す
る。そして、これら分周回路部１２および１４からの出
力分周クロックを、監視制御部２２および選択部１６に
入力する。監視制御部２２において、入力された分周ク
ロックをそれぞれカウント（計数）し、予めそれぞれに
設定されたカウント値と比較する。そして、各分周回路
部１２および１４を、上述したリセット信号１およびリ
セット信号ｉに基づいてリセット（再スタート）させる
と共に、選択信号により選択部１６に対して分周クロッ
クの選択制御を行うものである。

【００１７】次に、図２に示す可変分周回路の動作を、
図４に示すフローチャートを参照して説明する。回路動
作が開始すると、第１分周回路部（分周回路１）１２が
スタートし（図４のステップＳ１）、選択部１６は、出
力クロックとして第１分周回路部１２からの第１分周ク
ロックを選択し（ステップＳ２）する。この第１分周回
路部１２の出力は、この第１分周回路部１２を構成する
図示しない第１カウンタ（又はカウンタ１）に入力され
（ステップＳ３）、このカウンタ１をインクリメント又
はカウントアップする（ステップＳ４）。このカウンタ
１のカウント値を、このカウンタ１に設定されている第
１設定値（設定値１）と比較し、（カウンタ１値＝設定
値１）か否か判断する（ステップＳ５）。

【００１８】この比較結果が等しくない場合（ステップ
Ｓ５：Ｎｏ）には、再び上述したステップＳ３へ戻り、
一致するまで第１分周回路部（分周回路１）１２は動作
を継続し、分周クロック１が出力クロックとして出力さ
れる。

【００１９】上述した比較結果が一致すると（ステップ
Ｓ５：Ｙｅｓ）、分周回路２が動作し（ステップＳ１
１）、選択部１６は、分周回路２を選択し（ステップＳ
１２）、その分周クロック２を出力クロックとして出力
する（ステップＳ１３）。そして、分周回路２のカウン
タ２がカウントアップ又はインクリメントする（ステッ
プＳ１４）。次に、カウンタ２のカウント値とカウンタ
２の設定値２の一致（カウンタ２値＝設定値２）を判断
する（ステップＳ１５）。一致しない場合（ステップＳ
１５：ＮＯ）には、一致するまでステップＳ１３へ戻
り、ステップＳ１３〜Ｓ１５を繰り返し、その間は分周
回路２が動作を継続し、分周クロック２が出力クロック
となる。

【００２０】以下同様に動作して、順次分周比の異なる
分周回路部が選択され、それぞれの分周クロックが出力
クロックとして出力される。そして、最後に第ｉ分周回
路１４により、上述と同様にステップＳ２１〜Ｓ２５を
実行し、第ｉ分周回路１４からの分周クロックｉが出力
クロックとなる。ここで、カウンタｉ値と設定値ｉが一
致すると（ステップＳ２５：Ｙｅｓ）、上述したステッ
プＳ１へ戻り、上述した動作を反復する。

【００２１】次に、図３は、図２に示す本発明による可
変分周回路の具体的構成図である。この可変分周回路に
あっては、ｎ分周回路部（ｎ分周器）３０、第１カウン
タ（カウンタ１）３２、第１比較器（比較器１）３４、
ｍ分周回路部（ｍ分周器）４０、第２カウンタ（カウン
タ２）４２、第２比較器（比較器２）４４、ラッチ回路
（ＲＳラッチ）５０、インバータ５２および選択部（Ｓ
ＥＬ）６０より構成される。

【００２２】ｎ分周回路部３０およびｍ分周回路部４０
には、入力（基準）クロックが入力される。これらｎ分
周回路部３０およびｍ分周回路部４０のｎ分周クロック
およびｍ分周クロックは、それぞれ第１カウンタ３２お
よび第２カウンタ４２に入力されると共に選択部６０に
も入力される。第１カウンタ３２および第２カウンタ４
２の出力は、それぞれ第１比較器３４および第２比較器
４４に入力される。これら第１比較器３４および第２比
較器４４には、それぞれ第１設定値（又は設定値１）お
よび第２設定値（又は設定値２）も入力される。

【００２３】第１比較器３４の出力である第１カウンタ
満了パルス（又はカウンタ満了パルス１）は、ラッチ回
路５０およびｍ分周回路部４０に入力される。また、第
２比較器４４の出力である第２カウンタ満了パルス（又
はカウンタ満了パルス２）は、ラッチ回路５０およびｎ
分周回路部３０に入力される。また、ラッチ回路５０か
ら出力される選択制御信号は、選択部６０に入力され、
この選択部６０の選択制御動作を行うと共に、第１カウ
ンタ３２には直接、第２カウンタ４２にはインバータ５
２を介して位相反転して、上述したリセット信号として
入力される。

【００２４】次に、図３に示す本発明による可変分周回
路の動作を、図５に示すタイミングチャートを参照して
説明する。ここで、ｎ分周回路部３０の分周比ｎ＝２お
よびｍ分周回路部４０の分周比ｍ＝３とし、第１比較器
３４および第２比較器４４に入力される第１設定値（設
定値１）および第２設定値（設定値２）を、設定値１＝
設定値２＝３の場合について説明する。尚、これら分周
比ｎ、ｍおよび設定値１および設定値２の値は、特定用
途に応じて任意に変更可能であること勿論である。

【００２５】図５に示すタイミングチャートにおいて、
（ａ）は、ｎおよびｍ分周回路部３０、４０に入力され
る入力クロックである。（ｂ）は、ｎ分周回路部３０か
ら出力されるｎ分周クロックである。（ｃ）は、ｍ分周
回路部４０から出力されるｍ分周クロックである。
（ｄ）は、第１比較器（比較器１）３４から出力される
カウンタ満了パルス１である。（ｅ）は、第２比較器
（比較器２）４４から出力されるカウンタ満了パルス２
である。（ｆ）は、ラッチ回路５０から選択部６０、第
１カウンタ３２およびインバータ５２に対して出力され
る選択制御信号である。また、（ｇ）は、選択部６０か
ら出力される出力クロックである。

【００２６】図５（ａ）、（ｂ）および（ｃ）から明ら
かな如く、ｎ＝２、ｍ＝３の場合には、ｎ分周クロック
（図５の（ｂ）参照）は、入力クロック（図５（ａ）参
照）の２個の立ち上がりエッジをカウントする毎に反転
し、入力クロックの１／４周波数のクロックとなり、ｍ
分周クロック（図５の（ｃ）参照）は、３個の立ち上が
りエッジをカウントする毎に反転して、入力クロックの
１／６周波数のクロックとなる。そして、上述の如く設
定値１＝設定値２＝３に設定すると、ｎ分周クロック
（図５の（ｂ）参照）およびｍ分周クロック（図５の
（ｃ）参照）を、それぞれ３クロック毎に、ラッチ回路
５０の選択制御信号（図５の（ｆ）参照）が反転して、
ｎ分周クロックおよびｍ分周クロックを３クロック毎
に、交互に切替えて出力クロック（図５の（ｇ）参照）
として出力する。

【００２７】以上、本発明による可変分周回路およびそ
れを使用するクロック分周方法の好適実施形態の構成お
よび動作を詳述した。しかし、斯かる実施形態は、本発
明の単なる例示に過ぎず、何ら本発明を限定するもので
はないと理解するべきである。本発明の要旨を逸脱する
ことなく、特定用途に応じて種々の変形変更が可能であ
ること、当業者には容易に理解できよう。

【００２８】

【発明の効果】以上の説明から理解される如く、本発明
の可変分周回路およびそれを使用するクロック分周方法
によると、次の如き実用上の顕著な効果が得られる。先
ず第１に、低コストで可変分周回路が得られる。その理
由は、高価なＶＣＯ等を使用する必要がないからであ
る。第２に、可変分周回路の構成が簡単である。その理
由は、ＶＣＯ等を必要としないため、ＶＣＯおよび周辺
部品が不要となり、部品点数が削減できるためである。

【図面の簡単な説明】

【図１】本発明による可変分周回路の基本原理を示す構
成図である。

【図２】本発明による可変分周回路の好適実施形態の構
成を示すブロック図である。

【図３】図２に示す可変分周回路の具体的な回路構成例
である。

【図４】図２に示す本発明の可変分周回路の動作を説明
するためのフローチャートである。

【図５】図３に示す本発明による可変分周回路の動作を
示すタイミングチャートである。

【図６】可変分周回路の従来例の構成を示すブロック図
である。

【符号の説明】

１０、１２、１４、３０、４０分周回路部１６、６０選択部２０、２２分周比制御部（制御部）３２、４２カウンタ３４、４４比較器５０ラッチ回路５２インバータ

Claims

【特許請求の範囲】

【請求項１】入力基準クロックに対し同期し且つ予め選
定した任意分周比の分周クロックを生成する可変分周回
路において、前記入力基準クロックが入力される異なる分周比の複数
の分周回路部と、該複数の分周回路部からの分周クロッ
クを選択する選択部と、前記複数の分周回路部の前記分
周クロックを監視し、前記複数の分周回路部のリセット
および前記選択部の選択動作を制御する制御部とを備え
ることを特徴とする可変分周回路。
【請求項２】前記制御部は、前記各分周回路部からの分
周クロックを計数するカウンタと、該カウンタのカウン
ト値を設定値と比較する比較器とにより構成されること
を特徴とする請求項１に記載の可変分周回路。
【請求項３】前記各比較器の前記設定値は、任意値に変
更可能であることを特徴とする請求項２に記載の可変分
周回路。
【請求項４】前記選択部は、前記比較器の出力を入力と
するラッチ回路を備えることを特徴とする請求項２又は
３に記載の可変分周回路。
【請求項５】入力基準クロックに同期し且つ任意分周比
の分周クロックを生成するクロック分周方法において、第１分周回路部により予め決められた第１分周比で前記
入力基準クロックを分周した第１分周クロックを出力ク
ロックとして予め決められた個数出力し、第２分周回路
部により予め決められた異なる第２分周比で前記入力基
準クロックを分周した第２分周クロックを前記出力クロ
ックとして予め決められた個数出力し、第３分周回路部
以下の残りの分周回路部により予め決められた分周比お
よび個数の分周クロックを順次出力し、前記第１分周回
路部の分周動作へ戻るステップを反復することを特徴と
するクロック分周方法。
【請求項６】前記各分周回路部の分周比および出力クロ
ックの個数の一方又は両方を変更可能にすることを特徴
とする請求項５に記載のクロック分周方法。