JPS5957530A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS5957530A JPS5957530A JP57166606A JP16660682A JPS5957530A JP S5957530 A JPS5957530 A JP S5957530A JP 57166606 A JP57166606 A JP 57166606A JP 16660682 A JP16660682 A JP 16660682A JP S5957530 A JPS5957530 A JP S5957530A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock
- circuit
- signal
- normal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 210000002257 embryonic structure Anatomy 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は位相同期回路に係り、特に入力データ信号に位
相同期したタイミング信号を短時間に作成するための位
相同期回路に関する。
相同期したタイミング信号を短時間に作成するための位
相同期回路に関する。
一般に、デイノタル通信装置や磁気記憶装置においては
、雑音、その他信号の中に含まれる特定の信号を抽出す
る目的で位相同期回路（ＤＰＬＬ ：Ｄ １ｇ１ｔａｌ
Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ ）が広く用いられ
ている。この位相同期回路は、発振器９位相比較器等を
その主な構成要素としており、例えば入力信号とタイミ
ング信号との間の位相差を検出し、この検出結果に基づ
□いてタイミング信号を入力信号に同期せしめる様に構
成される。
、雑音、その他信号の中に含まれる特定の信号を抽出す
る目的で位相同期回路（ＤＰＬＬ ：Ｄ １ｇ１ｔａｌ
Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ ）が広く用いられ
ている。この位相同期回路は、発振器９位相比較器等を
その主な構成要素としており、例えば入力信号とタイミ
ング信号との間の位相差を検出し、この検出結果に基づ
□いてタイミング信号を入力信号に同期せしめる様に構
成される。
然し乍ら、この種の位相同期回路は、位相同期の初期に
おいてその位相補正量が小さいので、正規の位相に引き
込むまでにかなシの時間を要するという欠点がある。
おいてその位相補正量が小さいので、正規の位相に引き
込むまでにかなシの時間を要するという欠点がある。
本発明の目的は、上述した従来技術の欠点を除去し、位
相同期の初期において正規の位相に引き込むまでの時間
を大幅に短縮することができる位相同期回路を提供する
ことにある。
相同期の初期において正規の位相に引き込むまでの時間
を大幅に短縮することができる位相同期回路を提供する
ことにある。
この目的を達成するために、本発明は、入力データ信号
のタイミング周波数とほぼ同じ周期で、夫々位相の違う
複数Ｎ相のタイミング信号を選択して用いる。まず、最
初に正規の位相に最も近いタイミング信号が選択し、そ
れが選択された後は。
のタイミング周波数とほぼ同じ周期で、夫々位相の違う
複数Ｎ相のタイミング信号を選択して用いる。まず、最
初に正規の位相に最も近いタイミング信号が選択し、そ
れが選択された後は。
その位相のタイミング信号を基準として通常の位相同期
動作を行ない、もって正規の位相への引き込み時間を大
幅に短縮するものである。
動作を行ない、もって正規の位相への引き込み時間を大
幅に短縮するものである。
以下、図面を参照して本発明の一実施例について詳細に
説明する。図は本発明の一実施例による位相同期回路を
示す回路図である。
説明する。図は本発明の一実施例による位相同期回路を
示す回路図である。
この図において、端子１にはデータ信号が入力され、こ
のデータ信号は位相比較器２及び９に与えられる。位相
比較器２には後述するアンドゲート１１の出力であるク
ロックが入力され、ここでデータ信号とクロックとが位
相比較される。そして、位相の遅れ、進みに対応して論
理的に１″又はＩＩ ＯＩＩの信号がアップダウンカウ
ンタ３に出力される。アップダウンカウンタ３はｔｔ
１ ｎ又はＩｔ ＯＩＩレベルの信号が入力される毎に
カウントアツプ又はカウントダウンし、計数値のオー／
？−フロー又はアンダーフローを検出すると、その旨の
信号を可変分周回路５に出力する。
のデータ信号は位相比較器２及び９に与えられる。位相
比較器２には後述するアンドゲート１１の出力であるク
ロックが入力され、ここでデータ信号とクロックとが位
相比較される。そして、位相の遅れ、進みに対応して論
理的に１″又はＩＩ ＯＩＩの信号がアップダウンカウ
ンタ３に出力される。アップダウンカウンタ３はｔｔ
１ ｎ又はＩｔ ＯＩＩレベルの信号が入力される毎に
カウントアツプ又はカウントダウンし、計数値のオー／
？−フロー又はアンダーフローを検出すると、その旨の
信号を可変分周回路５に出力する。
可変分周回路５には、発振器４より所定周波数例えば人
力データ信号のタイミング周波数のＭ×ＬＸＮ倍にほぼ
等しい周波数のクロック信号が人力されており、前記検
出信号が入力されると、このクロック信号がＭ−α、Ｍ
、Ｍ＋αの如く分周される。
力データ信号のタイミング周波数のＭ×ＬＸＮ倍にほぼ
等しい周波数のクロック信号が人力されており、前記検
出信号が入力されると、このクロック信号がＭ−α、Ｍ
、Ｍ＋αの如く分周される。
固定分・周回路６は、可変分周回路５の出力信号を胚に
分周し、正規の周波数のほぼＮ倍に等しいクロック信号
をＮ相りロック作成回路７に出力する。このＮ相りロッ
ク作成回路７は、上記Ｎ倍のクロック信号によυ、正規
の周期とほぼ等しく、位相が夫々２πＡずつずれたクロ
ック信号を作成する。
分周し、正規の周波数のほぼＮ倍に等しいクロック信号
をＮ相りロック作成回路７に出力する。このＮ相りロッ
ク作成回路７は、上記Ｎ倍のクロック信号によυ、正規
の周期とほぼ等しく、位相が夫々２πＡずつずれたクロ
ック信号を作成する。
クロック切替器８は、Ｎ相りロック作成回路７で作成さ
れたＮ相のクロック信号の内、ある相のクロックを選択
する。このクロック切替器８の出力は前記位相比較器９
及びアンドゲート１１に与えられる。
れたＮ相のクロック信号の内、ある相のクロックを選択
する。このクロック切替器８の出力は前記位相比較器９
及びアンドゲート１１に与えられる。
位相比較器９は、鼎：子１より入力きれるデータ信号と
、クロック切替器８において選択されたある相のクロッ
クと位相比較する。この比較の結果、位相遅れ又は進み
が判定されると、それに対応して論理的″Ｏｎ又はゝ′
１”の信号が出力され、クロック切替器８及び変化点検
出器１０に与えられる０ここで、クロック切替器８は、
位相比較器９からの論理的゛１′′又は′０″に従って
Ｎ相りロック作成回路７からのクロックの相の切り替え
を行なう。即ち、パ０”のときには１つ前の相に切り替
え、ＩＩ ＩＩＩのときには１つ先の相に切り替えられ
、このクロック出力が前記位相比較に供される。このと
き、論理的に０″からＩ（１１１へ、１′″から０″へ
変化する時点が必ず存在する。この時点を変化点検出器
１０で検出したら、相の切り替えを停止し、同時にアン
ドケ゛−１１に信号を出力する。これによって、アンド
ゲート１１は開かれ、正規の位相比較器２に所定の相の
クロックが供給される。なお、このクロックは先に選択
された相のクロックであり、正規の位相に鰍も近（・相
のクロックである。
、クロック切替器８において選択されたある相のクロッ
クと位相比較する。この比較の結果、位相遅れ又は進み
が判定されると、それに対応して論理的″Ｏｎ又はゝ′
１”の信号が出力され、クロック切替器８及び変化点検
出器１０に与えられる０ここで、クロック切替器８は、
位相比較器９からの論理的゛１′′又は′０″に従って
Ｎ相りロック作成回路７からのクロックの相の切り替え
を行なう。即ち、パ０”のときには１つ前の相に切り替
え、ＩＩ ＩＩＩのときには１つ先の相に切り替えられ
、このクロック出力が前記位相比較に供される。このと
き、論理的に０″からＩ（１１１へ、１′″から０″へ
変化する時点が必ず存在する。この時点を変化点検出器
１０で検出したら、相の切り替えを停止し、同時にアン
ドケ゛−１１に信号を出力する。これによって、アンド
ゲート１１は開かれ、正規の位相比較器２に所定の相の
クロックが供給される。なお、このクロックは先に選択
された相のクロックであり、正規の位相に鰍も近（・相
のクロックである。
この様に、変化点検出器１０が変化点を検出した後は、
その相のタロツクに固定され、位相比較器２でこの相の
クロックと入力データ信号と力（比較される。位相同期
は、アップダウ／カウンタ３の出力によって可変分周回
路５０分周比を可変とする。これにより、最終的に分周
比をＭ＋Ｌ＋Ｎ−α。
その相のタロツクに固定され、位相比較器２でこの相の
クロックと入力データ信号と力（比較される。位相同期
は、アップダウ／カウンタ３の出力によって可変分周回
路５０分周比を可変とする。これにより、最終的に分周
比をＭ＋Ｌ＋Ｎ−α。
Ｍ＋Ｌ＋Ｎ、Ｍ＋Ｌ＋Ｎ＋αの如く変化させ、もって比
較クロックの位相をずらすことによって位相同期がとら
れる。尚、通常、α＜（Ｍ＋Ｌ＋Ｎ）となっているので
、位相の補正量はわずかである。
較クロックの位相をずらすことによって位相同期がとら
れる。尚、通常、α＜（Ｍ＋Ｌ＋Ｎ）となっているので
、位相の補正量はわずかである。
以上説明した如く１本発明によれば、入力データ信号の
タイミング周波数とほぼ同じ周期で、夫々位相の違うＮ
個のタイミング信号から正規の位相に最も近いタイミン
グ信号を選択し、これを基準として位相同期を行なう様
に構成したので、従末技術における位相同期回路に比べ
位相同期において正規の位相に引き込むまでの時間を大
幅に短縮することができる。
タイミング周波数とほぼ同じ周期で、夫々位相の違うＮ
個のタイミング信号から正規の位相に最も近いタイミン
グ信号を選択し、これを基準として位相同期を行なう様
に構成したので、従末技術における位相同期回路に比べ
位相同期において正規の位相に引き込むまでの時間を大
幅に短縮することができる。
添付図は本発明の一実施例による位相同期回路を示す回
路図である。 ２．９・・・位相比較器、３・・・アツゾダウンカウン
タ、４・・・発振器、５・・・可変分周回路、６・・・
固定分周回路、７・・Ｎ相りロック作成回路、８・・・
クロック切替器、１０・・・変化点検出器。 代理人 弁理士 秋 本 正 実
路図である。 ２．９・・・位相比較器、３・・・アツゾダウンカウン
タ、４・・・発振器、５・・・可変分周回路、６・・・
固定分周回路、７・・Ｎ相りロック作成回路、８・・・
クロック切替器、１０・・・変化点検出器。 代理人 弁理士 秋 本 正 実
Claims (1)
- 入力信号と所定のタイミング信号との位相比較を行ない
、その結果に基づいて入力信号に対して該タイミング信
号を同期化せしめる位相同期回路において、該入力信号
と周期がほぼ等しく、位相がずれたＮ相のクロックを作
成するクロック作成手段と、該クロック作成手段の出力
からある相のクロックを選択する切替手段と、該切替手
段によって選択されたクロックと入力信号との位相比較
を行なう位相比較手段を有し、該位相比較手段の出力に
よって該切替手段を動作せしめて正規の位相に近い相の
クロックを選択し、その後は所定の位相のタイミング信
号を基準として位相同期動作を行なうことを特徴とする
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166606A JPS5957530A (ja) | 1982-09-27 | 1982-09-27 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166606A JPS5957530A (ja) | 1982-09-27 | 1982-09-27 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5957530A true JPS5957530A (ja) | 1984-04-03 |
Family
ID=15834412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166606A Pending JPS5957530A (ja) | 1982-09-27 | 1982-09-27 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957530A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60244130A (ja) * | 1984-05-18 | 1985-12-04 | Hitachi Ltd | 識別位相検出方式 |
| JPS6163127A (ja) * | 1984-09-04 | 1986-04-01 | Fujitsu Ltd | 時分割多重変換装置 |
| JPS62272623A (ja) * | 1986-05-20 | 1987-11-26 | Toshiba Corp | 位相同期回路 |
| JPS63131743A (ja) * | 1986-11-21 | 1988-06-03 | Nec Corp | 受信タイミング切替制御方式 |
| JPS63199537A (ja) * | 1986-12-15 | 1988-08-18 | マイテル・コーポレーション | クロック信号同期装置 |
| JPH01147936A (ja) * | 1987-10-27 | 1989-06-09 | Siemens Ag | デジタルクロツク再生装置における補正信号の発生方法及び装置 |
| JPH01151333A (ja) * | 1987-12-08 | 1989-06-14 | Nec Corp | データ信号とクロック信号の自動位相調整方式 |
| JPH088734A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | クロック信号抽出回路 |
| JP2795942B2 (ja) * | 1988-06-27 | 1998-09-10 | 彰 横溝 | 同期信号選択回路及びそれを用いたｐｌｌ装置 |
-
1982
- 1982-09-27 JP JP57166606A patent/JPS5957530A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60244130A (ja) * | 1984-05-18 | 1985-12-04 | Hitachi Ltd | 識別位相検出方式 |
| JPS6163127A (ja) * | 1984-09-04 | 1986-04-01 | Fujitsu Ltd | 時分割多重変換装置 |
| JPH0356493B2 (ja) * | 1984-09-04 | 1991-08-28 | ||
| JPS62272623A (ja) * | 1986-05-20 | 1987-11-26 | Toshiba Corp | 位相同期回路 |
| JPS63131743A (ja) * | 1986-11-21 | 1988-06-03 | Nec Corp | 受信タイミング切替制御方式 |
| JPS63199537A (ja) * | 1986-12-15 | 1988-08-18 | マイテル・コーポレーション | クロック信号同期装置 |
| JPH01147936A (ja) * | 1987-10-27 | 1989-06-09 | Siemens Ag | デジタルクロツク再生装置における補正信号の発生方法及び装置 |
| JPH01151333A (ja) * | 1987-12-08 | 1989-06-14 | Nec Corp | データ信号とクロック信号の自動位相調整方式 |
| JP2795942B2 (ja) * | 1988-06-27 | 1998-09-10 | 彰 横溝 | 同期信号選択回路及びそれを用いたｐｌｌ装置 |
| JPH088734A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | クロック信号抽出回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4791386A (en) | Digital phase-locked loop with random walk filter | |
| US6310521B1 (en) | Reference-free clock generation and data recovery PLL | |
| US6310498B1 (en) | Digital phase selection circuitry and method for reducing jitter | |
| US7606343B2 (en) | Phase-locked-loop with reduced clock jitter | |
| US4668917A (en) | Phase comparator for use with a digital phase locked loop or other phase sensitive device | |
| JPH0789615B2 (ja) | 周波数シンセサイザ−回路 | |
| JPS5957530A (ja) | 位相同期回路 | |
| JPH1022822A (ja) | ディジタルｐｌｌ回路 | |
| JP2004120433A (ja) | 位相同期ループ回路 | |
| US6218907B1 (en) | Frequency comparator and PLL circuit using the same | |
| JPH05243982A (ja) | 信号を同期するための方法と装置 | |
| JPH05227017A (ja) | 収束モード切り換え式ディジタルｐｌｌ装置 | |
| JP2842784B2 (ja) | Ｐｌｌ回路 | |
| JP3132657B2 (ja) | クロック切替回路 | |
| CN113179099B (zh) | 一种锁相环电路和其控制方法、半导体器件及电子设备 | |
| JP3180865B2 (ja) | 適応型ｐｌｌ回路 | |
| KR100998259B1 (ko) | 다중위상신호 생성기 및 지연 값 제어신호 생성방법 | |
| JP2001094420A (ja) | 位相ロック・ループ回路 | |
| JPH04215338A (ja) | Ｐｌｌ回路 | |
| JP2919153B2 (ja) | ディジタルｐｌｌ回路 | |
| KR200188170Y1 (ko) | 클럭 발생기 | |
| JPS62108619A (ja) | デイジタル信号位相同期回路 | |
| JPS6011853B2 (ja) | 位相同期回路 | |
| JPH09116427A (ja) | 位相同期回路 | |
| JPH03101311A (ja) | 位相同期発振回路 |