JPH08172355A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】 同期信号入力が安定せず、同期パルスの周期
が変動したりあるいは欠落していても、安定したクロッ
クを発生させることができるようにする。 【構成】 位相比較器３で同期補間部２を介して入力さ
れた同期信号と基準信号との位相差を検出し、電圧制御
発振部５で位相誤差信号に基づいて所定周波数の信号を
発生させ、電圧制御発振部５からの入力によりクロック
生成部６でクロックを生成し、分周器８でクロック生成
部６からのクロックを分周して基準信号として位相比較
器３に入力し、連続性検出部９で同期信号入力とクロッ
ク生成部６からのクロック入力とにより同期信号入力の
連続性を検出し、所定のタイミングより前に同期パルス
が検出されたときは制御信号を出力して分周器８をリセ
ットし、所定のタイミングまでに同期パルスが検出され
なかったときは疑似同期パルスを発生させて同期補間部
２に入力して同期信号を補間して位相比較を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号等の同期信号
に位相同期したクロック信号を発生させるＰＬＬ（Phas
e-Locked Loop)回路に関する。

【０００２】

【従来の技術】従来のＰＬＬ回路は図６に示すように、
位相比較器５１で映像信号入力等から分離して入力端子
５０を介して入力された同期信号Ｈと、分周器５４から
入力される基準信号との位相差を比較して位相誤差信号
を検出し、位相誤差信号を低域フィルタ５２で直流電圧
に変換して電圧制御発振器（ＶＣＯ）５３に入力し、こ
の入力により電圧制御発振器５３でシステムクロックを
発振させて出力し、同出力を分岐させて分周器５４に入
力し、分周器５４で所定の分周を行って前記基準信号と
して出力し位相比較器５１に入力していた。電圧制御発
振器５３から出力されるシステムクロックは、例えば映
像信号入力を処理するディジタル回路の信号処理用のク
ロック信号として用いるようにしていた。

【０００３】

【発明が解決しようとする課題】ところが、ＰＬＬ回路
のロックレンジは電圧制御発振器の性能によって決定さ
れ、電圧制御発振器に入力される位相誤差信号がロック
レンジから外れた場合は位相同期がとれなくなり、ま
た、位相同期が外れた場合は元のロック状態に戻るまで
に時間がかかり、この間は安定したクロックを発生させ
ることができないといった問題があった。また、ＰＬＬ
回路のロックレンジを拡大する方法としては、電圧制御
発振器をコンデンサとコイルで構成する方法があるが安
定性に欠けるため、ディジタル回路の信号処理用のクロ
ックとしては使用できないといった問題があった。本発
明は、上記のような問題に鑑みてなされた発明であり、
ロックレンジを広げると共に、同期信号入力が安定せ
ず、周期が変動したり、あるいは同期パルスが一時的に
欠落していても、安定したクロック信号を発生させるこ
とが可能なＰＬＬ回路を提供することを目的とする。

【０００４】

【課題を解決するための手段】本願第１の発明は、同期
信号入力と基準信号との位相差を検出して位相誤差信号
を出力する位相比較器と、この位相比較器からの位相誤
差信号に基づいて所定周波数の信号を発生させる電圧制
御発振部と、この電圧制御発振部からの入力信号により
クロックを生成するクロック生成部と、このクロック生
成部からのクロックを分周して基準信号として前記位相
比較器に入力する分周器とからなるＰＬＬ回路におい
て、前記位相比較器への同期信号の入力回路に設けられ
た同期補間部と、前記同期信号入力と前記クロック生成
部からのクロック入力とにより同期信号入力の連続性を
検出する連続性検出部とを設けて、前記連続性検出部で
同期信号入力の連続性を検出し、所定のタイミングより
前に同期パルスが検出されたときは制御信号を出力して
前記分周器をリセットし、所定のタイミングまでに同期
パルスが検出されなかったときは疑似同期パルスを発生
させて前記同期補間部に入力して同期信号を補間するこ
とを特徴とする。

【０００５】本願第２の発明は、前記クロック生成部に
当該クロック生成部を制御する制御部を設けて、前記連
続性検出部で所定のタイミングまでに同期パルスが検出
できない状態が所定期間に渡って継続したときは制御信
号を出力して、前記位相比較器の出力を停止させると共
に、前記制御部を介して前記クロック生成部を制御し
て、クロック生成部で生成するクロックの周波数が変化
しないようにすることを特徴とする。本願第３の発明
は、前記クロック生成部が、前記電圧制御発振部からの
信号入力に対して所定の逓倍比で逓倍して出力する逓倍
器と、この逓倍器からの出力を所定の分周比で分周して
クロックを出力する分周器とからなり、前記電圧制御発
振部に入力される位相誤差信号を分岐させてディジタル
信号に変換して前記制御部に入力し、前記制御部で所定
の基準値と比較して比較結果に応じて制御信号を前記ク
ロック生成部に入力し、前記クロック生成部で前記逓倍
比と前記分周比とで構成される係数を切り換えてクロッ
クを出力することを特徴とする。

【０００６】本願第４の発明は、前記連続性検出部が同
期信号入力の同期パルスを検出する、所定幅のパルスを
発生させる第１のカウンタと、この第１のカウンタのパ
ルスを発生させるタイミングをカウントする第２のカウ
ンタと、前記第１のカウンタと前記第２のカウンタの信
号から同期信号の検出パルス信号を生成するロジック回
路部と、前記同期信号入力と前記ロジック回路部で生成
した検出パルス信号との論理和をとって出力するゲート
回路とからなり、前記第１のカウンタから前記疑似同期
パルスを発生させて出力し、前記ゲート回路から前記分
周器をリセットする制御信号を出力し、前記ロジック回
路部から前記位相比較器及び前記制御部を制御する制御
信号を出力することを特徴とする。本願第５の発明は、
同期信号入力の同期パルスの周期をカウントして同期信
号入力をチェックする同期チェック部を設けて、前記同
期チェック部で同期パルスが検出されなかったとき、あ
るいは同期パルスの周期が不安定になったときは検出信
号を前記制御部に入力して、前記制御部で前記クロック
生成部を制御して、クロック生成部で生成するクロック
の周波数が変化しないようにすることを特徴とする。

【０００７】本願第６の発明は、前記同期チェック部が
同期信号入力の１同期信号期間をカウントするカウンタ
と、このカウンタのカウント数を１同期信号期間毎にラ
ッチする第１のラッチ部と、前記カウンタのカウント数
を所定数の同期信号期間毎にラッチする第２のラッチ部
と、前記第１のラッチ部と前記第２のラッチ部とからの
両入力の不一致を検出する不一致検出部とからなり、同
期パルスが検出されなかったときは前記カウンタから検
出信号を出力し、同期パルスの周期が不安定になったと
きは前記不一致検出部から検出信号を出力することを特
徴とする。

【０００８】

【作用】本願第１の発明においては、連続性検出部で同
期信号入力と前記クロック生成部からのクロック入力と
により同期信号入力の連続性を検出するようにしてお
り、連続性検出部で同期パルスの連続性を検出し、所定
のタイミングより前に同期パルスが検出されたときは制
御信号を出力し、位相比較器にクロックを入力する分周
器をリセットして、位相比較器が位相比較を行わないよ
うにして位相誤差が大きくならないようにする。また、
所定のタイミングまでに同期パルスが検出されなかった
ときは連続性検出部で疑似同期パルスを発生させて、位
相比較器の同期信号の入力回路に設けられた同期補間部
に疑似同期パルスを入力し、同期補間部で同期信号入力
を補間するようにし、補間された疑似同期信号に対し
て、位相比較器で基準信号との位相差を検出できるよう
にしており、従って、位相誤差が大きくならないように
することができクロック生成部で安定したクロックを生
成することが可能となる。

【０００９】本願第２の発明においては、前記第１の発
明において、前記クロック生成部を制御する制御部を設
けて、前記連続性検出部で同期信号入力に対して、所定
のタイミングまでに同期パルスが検出されない状態が所
定期間に渡って継続したときは制御信号を出力して、位
相比較器の出力を停止させると共に、前記制御部を介し
て前記クロック生成部を制御して、クロック生成部で生
成するクロックの周波数が変化しないようにしており、
従って、クロック生成部で安定したクロックを生成する
ことが可能となる。

【００１０】本願第３の発明においては、前記第１及び
第２の発明において、前記クロック生成部を、電圧制御
発振部からの信号入力に対して所定の逓倍比で逓倍して
出力する逓倍器と、この逓倍器からの出力を所定の分周
比で分周してクロックを出力する分周器とで構成してお
り、電圧制御発振部に入力される位相誤差信号を分岐さ
せてディジタル信号に変換して制御部に入力し、制御部
で所定の基準値と比較して比較結果に応じて制御信号を
クロック生成部に入力し、クロック生成部で前記逓倍比
と前記分周比とで構成される係数の大小を切り換えてク
ロックを出力できるようにしており、位相誤差信号が電
圧制御発振部の周波数可変範囲から外れた場合でもクロ
ック生成部で安定したクロックが生成でき、従って、ロ
ックレンジを拡大させることが可能となる。

【００１１】本願第４の発明においては、前記第１及び
第２の発明において、前記連続性検出部を同期信号入力
の同期パルスを検出する、所定幅のパルスを発生させる
第１のカウンタと、この第１のカウンタのパルスを発生
させるタイミングをカウントする第２のカウンタと、前
記第１のカウンタと前記第２のカウンタの信号から同期
信号の検出パルス信号を生成するロジック回路部と、前
記同期信号入力と前記ロジック回路部で生成した検出パ
ルス信号との論理和をとって出力するゲート回路とで構
成している。

【００１２】所定のタイミングより前に同期パルスが検
出されたときは前記ゲート回路からの出力により前記分
周器をリセットとし、所定のタイミングまでに同期パル
スが検出されなかったときは前記第１のカウンタからの
出力により疑似同期パルスを発生させ、所定のタイミン
グまでに同期パルスが検出されない状態が所定期間に渡
って継続したときは、ロジック回路部から制御信号を出
力し位相比較器の出力を停止させると共に、前記制御部
を介して前記クロック生成部を制御して、クロック生成
部で生成するクロックの周波数が変化しないようにして
おり、従って同期信号入力の同期パルスの検出状態に応
じてＰＬＬ回路を制御することができ、クロック生成部
で安定したクロックを生成することが可能となる。

【００１３】本願第５の発明は、前記第１の発明におい
て、同期信号入力の同期パルスの周期をカウントして同
期信号入力をチェックする同期チェック部を設けて、同
期チェック部で同期パルスが検出されなかったとき、あ
るいは同期パルスの周期が不安定になったときは検出信
号を制御部に入力して、制御部でクロック生成部を制御
してクロック生成部での逓倍比及び分周比が変化しない
ようにしており、従って、クロック生成部で生成するク
ロックの周波数が変化しないようにすることが可能とな
る。

【００１４】本願第６の発明は、前記第５の発明におい
て、同期チェック部として同期信号入力の１同期信号期
間をカウントするカウンタと、このカウンタのカウント
数を１同期信号期間毎にラッチする第１のラッチ部と、
前記カウンタのカウント数を所定数の同期信号期間毎に
ラッチする第２のラッチ部と、前記第１のラッチ部と前
記第２のラッチ部とからの両入力の不一致を検出する不
一致検出部とで構成し、同期パルスが検出されなかった
ときは前記カウンタから検出信号を出力し、同期パルス
の周期が不安定になったときは前記不一致検出部から検
出信号を出力するようにしており、前記両検出信号に基
づき制御部を介してクロック生成部を制御して、クロッ
ク生成部の逓倍比及び分周比が変化しないようにしてお
り、従って、クロック生成部で生成するクロックの周波
数が変化しないようにすることが可能となる。

【００１５】

【実施例】図１は、本発明のＰＬＬ回路の一実施例を示
すブロック図である。入力端子１には例えば映像信号入
力から分離した同期信号Ｈを入力し、同入力を分岐させ
て、同期補間部２、連続性検出部９及び同期チェック部
１２に各々入力している。位相比較器３では同期補間部
２を介して入力される同期信号Ｈと、分周器８から入力
される基準信号との位相差を比較して位相誤差信号を検
出し、位相誤差信号を低域フィルタ４で直流電圧に変換
して電圧制御発振部（ＶＣＯ）５に入力し、電圧制御発
振部５では所定の周波数の信号を発振し、発振させた発
振出力をクロック生成部６に入力する。

【００１６】図２は、図１のクロック生成部６を示すブ
ロック図であり、クロック生成部６は、電圧制御発振部
５からの信号入力に対して所定の逓倍比で逓倍して出力
する逓倍器１７と、この逓倍器１７からの出力を所定の
分周比で分周してクロックを出力する分周器１８とで構
成しており、電圧制御発振部５からのクロック入力に対
して、逓倍及び分周を行って所定の周波数のクロックを
生成して分周器８に入力して、分周器８で所定の分周を
行って基準信号として出力し位相比較器３に入力して、
フィードバックループを構成している。図１の低域フィ
ルタ４を介して直流に変換された位相誤差信号をＡ／Ｄ
変換器１１に入力し、Ａ／Ｄ変換器１１でディジタル信
号に変換して制御部１０に入力し、制御部１０で所定の
基準値と比較して比較結果に応じて制御信号をクロック
生成部６に入力し、クロック生成部６では前記逓倍比と
前記分周比とで構成される係数を切り換えてクロックを
出力する。

【００１７】例えば、ディジタル信号入力が所定範囲の
基準値の下限より小さいときは係数を小さくして発生さ
せるクロック信号の周波数を低くし、ディジタル信号入
力が基準値の上限より大きいときは係数を大きくして発
生させるクロック信号の周波数を高くし、ディジタル信
号入力が所定範囲の基準値とほぼ等しいときには係数が
変化しないようにしてクロック信号を発生させるように
し、出力端子１４を介してシステムクロックとして出力
し、映像信号入力を処理するディジタル回路の信号処理
用のクロック信号として用いるようにしている。従っ
て、位相誤差信号が電圧制御発振部５の周波数可変範囲
から外れた場合でも、Ａ／Ｄ変換器１１を介して入力さ
れる信号により制御部１０でクロック生成部６を制御し
て、クロック生成部６で安定したクロックが生成できる
ようにしており、従って、ロックレンジを拡大させるこ
とが可能となる。

【００１８】図３は、図１の連続性検出部９を示すブロ
ック図である。連続性検出部９には同期信号Ｈとクロッ
ク生成部６からのクロック信号とが入力されており、同
期信号Ｈの連続性を検出して検出状態に応じて信号を出
力するようにしている。連続性検出部９は、同期信号入
力の同期パルスを検出する、所定幅のパルスを発生させ
るカウンタ２４と、カウンタ２４のパルスを発生させる
タイミングをカウントするカウンタ２１と、カウンタ２
４とカウンタ２１の信号から同期信号の検出用の検出パ
ルス信号を生成するロジック回路部２２と、同期信号入
力とロジック回路部２２で生成した検出パルス信号との
論理和をとって出力するゲート回路２３とで構成されて
おり、クロック生成部６から入力されるクロック信号で
同期をとってディジタル信号処理を行うようにしてい
る。

【００１９】図４は、図３の連続性検出部９の動作を説
明する説明図であり、以下、図４を参照して連続性検出
部９の回路動作を説明する。電圧制御発振部５として１
４．３１８ＭＨｚで発振するものを用い、同期信号Ｈと
して１５．７３４ＫＨｚの水平同期信号が入力されたと
し、この水平同期信号をサンプリングすると水平同期信
号の１Ｈ期間のサンプル数は９１０サンプルとなる。電
圧制御発振部５の周波数可変範囲が±０．２％で、分周
器８の分周比を９１０とすると、水平同期信号が連続し
て安定したものが入力されると仮定すると同期パルスが
入力されるタイミングを特定することができる。従っ
て、ロジック回路部２２で生成した同期信号の検出用の
検出パルス信号としては、図４に示すように水平同期信
号入力の同期パルスでリセットされ、９０９までカウン
トする間、Ｌレベルの信号を出力するカウンタ２１と、
カウンタ２１が９０９までカウントしたタイミングで３
つをカウントし、この間にＨレベルの信号を出力するカ
ウンタ２４との出力信号で構成している。

【００２０】電圧制御発振部５の周波数可変範囲は次式
で求められる。 １Ｈのサンプル数×周波数可変率＝９１０×０．２
（％）＝１．８ドット 従って、電圧制御発振部５の周波数可変範囲は±１．８
ドットとなり、図４のエリア２の期間に水平同期信号入
力の同期パルスが検出されれば、電圧制御発振部５で水
平同期信号入力に位相同期したクロックを発生させるこ
とができる。ゲート回路２３には図４に示す検出パルス
信号と水平同期信号入力とが入力されており、Ｌレベル
の信号期間に同期パルスが入力されたときはＬレベルの
信号を出力して分周器８に入力し、分周器８をリセット
して位相比較器３が位相比較を行わないようにして位相
誤差信号が大きくならないようにする。

【００２１】また、ロジック回路部２２には水平同期信
号が入力されており、ロジック回路２２で水平同期信号
の同期パルスを検出するようにし、カウンタ２４のカウ
ント期間（エリア２）までに水平同期信号の同期パルス
が入力されなかったときは、同期パルスの欠落と判断し
て、エリア２の終了直後にカウンタ２４から信号を同期
補間部２に入力し、同期補間部２では前記入力に基づい
て同期信号を補間するようにし、補間された疑似同期信
号に対して、位相比較器３で基準信号との位相差を検出
できるようにしており、位相誤差を少なくすることがで
きるため、クロック生成部６で安定したクロックを生成
することが可能となる。また、同期パルスが検出されな
い状態が所定期間に渡って継続したときは、ロジック回
路部２２でフリーラン状態であると判断して制御信号を
出力して、位相比較器３の出力を停止させると共に、制
御部１０を介してクロック生成部６を制御して、クロッ
ク生成部６の逓倍比及び分周比が変化しないようにして
おり、従って、クロック生成部６で安定したクロックを
生成することが可能となる。

【００２２】図５は、図１の同期チェック部１２を示す
ブロック図である。図１の同期チェック部１２には入力
端子１を介して同期信号Ｈが入力されており、同期チェ
ック部１２で同期信号Ｈの同期パルスの周期をカウント
して同期パルスの安定性を検出するようにしており、同
期パルスが検出されなかったとき、あるいは同期パルス
の周期が不安定になったときは検出信号を制御部１０に
入力して、制御部１０でクロック生成部６を制御して、
クロック生成部６の逓倍比及び分周比が変化しないよう
にしており、従って、クロック生成部６で安定したクロ
ックを生成することが可能となる。同期チェック部１２
の構成は同期信号入力の１同期信号期間をカウントする
カウンタ３１と、カウンタ３１のカウント数を１同期信
号期間毎にラッチするラッチ部３２と、カウンタ３１の
カウント数を所定数の同期信号期間毎にラッチするラッ
チ部３３と、ラッチ部３２とラッチ部３３とからの両入
力の不一致を検出する不一致検出部３４と、不一致検出
部３４からの出力をラッチして出力するラッチ部３６等
で構成している。

【００２３】図１に示すように、同期チェック部１２に
は発振器１３が接続されており、発振器１３としては発
振周波数が安定している水晶発振器等を用いて、発振さ
せたパルスで同期をとってディジタル信号処理を行うよ
うにしている。カウンタ３１は同期信号Ｈの同期パルス
でリセットされ、発振器１３から入力されるパルスをカ
ウントするようにしており、カウンタ３１がオーバーフ
ローを起こした場合は、同期パルスが入力されていない
と判断し、カウンタ３１から出力Ａを検出信号として出
力する。

【００２４】また、カウンタ３１は同期パルスが入力さ
れるとリセットされ、カウント数をデータとして出力
し、ラッチ部３２とラッチ部３３にデータを入力し、ラ
ッチ部３２は、同期信号Ｈの同期パルス毎に入力データ
をラッチして出力し不一致検出部３４に入力している。
ラッチ部３３には同期信号Ｈを分周器３５で分周した信
号が入力されており、分周器３５の分周比を適当な値に
設定することにより、複数の同期信号毎に入力データを
ラッチして出力し不一致検出部３４に入力する。不一致
検出部３４では前記両入力が一致しないときに信号を出
力するようにしており、従って、同期信号Ｈが一定の周
期で安定していれば信号が出力されず、同期信号Ｈが安
定状態ではなく、周期が変動して不安定になっていると
きは不一致検出部３４から検出信号を出力する。

【００２５】ラッチ部３６は信号出力用に用いられてお
り、不一致検出部３４からの検出信号をラッチ部３６に
入力し、分周器３５から入力される信号によりラッチさ
れ、出力Ｂを検出信号として出力する。出力Ａ及び出力
Ｂは制御部１０に入力しており、制御部１０は前記入力
によりクロック生成部６を制御して、クロック生成部６
の逓倍比及び分周比が変化しないようにしており、従っ
て、クロック生成部６で安定したクロックを生成するこ
とが可能となる。

【００２６】

【発明の効果】以上説明したように、本発明によれば、
位相比較器からの位相誤差信号に基づき制御部でクロッ
ク生成部を制御できるようにしており、位相誤差信号が
電圧制御発振部の周波数可変範囲から外れた場合でも、
クロック生成部で安定したクロックが生成できるように
しており、従って、ロックレンジを広くすることがで
き、また、同期信号入力に対する同期パルスの連続性を
検出する連続性検出部と、同期パルスの安定性を検出す
る同期チェック部とを設けており、これらにより同期信
号入力の同期パルスの有無等を判別して、位相比較器、
分周器及びクロック生成部を制御できるようにしてお
り、また、同期パルスが検出されなかったときは擬似同
期信号を発生させ、この擬似同期信号に対して位相比較
器で位相比較を行うようにしており、従って位相比較器
の位相誤差が大きくならないようにして位相同期が外れ
ないようにしているため、クロック生成部で安定したク
ロックを生成することが可能なＰＬＬ回路を提供でき
る。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路の一実施例を示すブロック
図である。

【図２】図１のクロック生成部を示すブロック図であ
る。

【図３】図１の連続性検出部を示すブロック図である。

【図４】図３の連続性検出部の動作を説明する説明図で
ある。

【図５】図１の同期チェック部を示すブロック図であ
る。

【図６】従来のＰＬＬ回路を示すブロック図である。

【符号の説明】

１ 入力端子 ２ 同期補間部 ３ 位相比較器 ４ 低域フィルタ ５ 電圧制御発振部 ６ クロック生成部 ８ 分周器 ９ 連続性検出部 １０ 制御部 １１ Ａ／Ｄ変換器 １２ 同期チェック部 １３ 発振器 １４ 出力端子 １７ 逓倍器 １８ 分周器 ２１ カウンタ ２２ ロジック回路部 ２３ ゲート回路 ２４ カウンタ ３１ カウンタ ３２ ラッチ部 ３３ ラッチ部 ３４ 不一致検出部 ３５ 分周器 ３６ ラッチ部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 同期信号入力と基準信号との位相差を検
   出して位相誤差信号を出力する位相比較器と、この位相
   比較器からの位相誤差信号に基づいて所定周波数の信号
   を発生させる電圧制御発振部と、この電圧制御発振部か
   らの入力信号によりクロックを生成するクロック生成部
   と、このクロック生成部からのクロックを分周して基準
   信号として前記位相比較器に入力する分周器とからなる
   ＰＬＬ回路において、前記位相比較器への同期信号の入
   力回路に設けられた同期補間部と、前記同期信号入力と
   前記クロック生成部からのクロック入力とにより同期信
   号入力の連続性を検出する連続性検出部とを設けて、前
   記連続性検出部で同期信号入力の連続性を検出し、所定
   のタイミングより前に同期パルスが検出されたときは制
   御信号を出力して前記分周器をリセットし、所定のタイ
   ミングまでに同期パルスが検出されなかったときは疑似
   同期パルスを発生させて前記同期補間部に入力して同期
   信号を補間することを特徴とするＰＬＬ回路。
2. 【請求項２】 前記クロック生成部に当該クロック生成
   部を制御する制御部を設けて、前記連続性検出部で所定
   のタイミングまでに同期パルスが検出できない状態が所
   定期間に渡って継続したときは制御信号を出力して、前
   記位相比較器の出力を停止させると共に、前記制御部を
   介して前記クロック生成部を制御して、クロック生成部
   で生成するクロックの周波数が変化しないようにするこ
   とを特徴とする請求項１記載のＰＬＬ回路。
3. 【請求項３】 前記クロック生成部が、前記電圧制御発
   振部からの信号入力に対して所定の逓倍比で逓倍して出
   力する逓倍器と、この逓倍器からの出力を所定の分周比
   で分周してクロックを出力する分周器とからなり、前記
   電圧制御発振部に入力される位相誤差信号を分岐させて
   ディジタル信号に変換して前記制御部に入力し、前記制
   御部で所定の基準値と比較して比較結果に応じて制御信
   号を前記クロック生成部に入力し、前記クロック生成部
   で前記逓倍比と前記分周比とで構成される係数を切り換
   えてクロックを出力することを特徴とする請求項１又は
   請求項２記載のＰＬＬ回路。
4. 【請求項４】 前記連続性検出部が同期信号入力の同期
   パルスを検出する、所定幅のパルスを発生させる第１の
   カウンタと、この第１のカウンタのパルスを発生させる
   タイミングをカウントする第２のカウンタと、前記第１
   のカウンタと前記第２のカウンタの信号から同期信号の
   検出パルス信号を生成するロジック回路部と、前記同期
   信号入力と前記ロジック回路部で生成した検出パルス信
   号との論理和をとって出力するゲート回路とからなり、
   前記第１のカウンタから前記疑似同期パルスを発生させ
   て出力し、前記ゲート回路から前記分周器をリセットす
   る制御信号を出力し、前記ロジック回路部から前記位相
   比較器及び前記制御部を制御する制御信号を出力するこ
   とを特徴とする請求項１又は請求項２記載のＰＬＬ回
   路。
5. 【請求項５】 同期信号入力の同期パルスの周期をカウ
   ントして同期信号入力をチェックする同期チェック部を
   設けて、前記同期チェック部で同期パルスが検出されな
   かったとき、あるいは同期パルスの周期が不安定になっ
   たときは検出信号を前記制御部に入力して、前記制御部
   で前記クロック生成部を制御して、クロック生成部で生
   成するクロックの周波数が変化しないようにすることを
   特徴とする請求項１記載のＰＬＬ回路。
6. 【請求項６】 前記同期チェック部が同期信号入力の１
   同期信号期間をカウントするカウンタと、このカウンタ
   のカウント数を１同期信号期間毎にラッチする第１のラ
   ッチ部と、前記カウンタのカウント数を所定数の同期信
   号期間毎にラッチする第２のラッチ部と、前記第１のラ
   ッチ部と前記第２のラッチ部とからの両入力の不一致を
   検出する不一致検出部とからなり、同期パルスが検出さ
   れなかったときは前記カウンタから検出信号を出力し、
   同期パルスの周期が不安定になったときは前記不一致検
   出部から検出信号を出力することを特徴とする請求項５
   記載のＰＬＬ回路。