JP3070053B2 - デジタルｐｌｌ回路 - Google Patents
デジタルｐｌｌ回路Info
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- JP3070053B2 JP3070053B2 JP63164444A JP16444488A JP3070053B2 JP 3070053 B2 JP3070053 B2 JP 3070053B2 JP 63164444 A JP63164444 A JP 63164444A JP 16444488 A JP16444488 A JP 16444488A JP 3070053 B2 JP3070053 B2 JP 3070053B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔概要〕 デジタルPLL回路，特にFMマルチプレクス復調回路や
テレビ同期信号発生回路等に用いるデジタルPLL（Phase
Locked Loop）回路の完全デジタル化に関し、容量成
分、インダクタンス成分を必要とするアナログ回路を混
在するデジタルPLL回路に替えて、システムクロック以
下のクロック精度により、外来入力信号をデジタルPLL
処理することを目的とし、整数部及び小数部を有するク
ロック数データを入力し、該クロック数データに応じた
位相の出力信号を出力するデジタル電圧可変発振手段
と、外来入力信号及び前記出力信号を入力し、前記外来
入力信号の入力毎に、前記外来入力信号の１周期間を分
割するシステムクロックの整数部及び小数部を計数し、
その結果を基に前記外来入力信号と前記出力信号との位
相差の整数部及び小数部を検出して位相差データを出力
するデジタル位相差検出手段と、前記位相差データに応
じた比クロック数データを出力するデジタルローパスフ
ィルタと、前記比クロック数データと基準周期のクロッ
ク数とに基づいて前記クロック数データを出力するクロ
ック数データ出力手段とを有し、前記位相差を検出する
際に、整数部及び小数部のそれぞれを計算して処理する
ことを含み構成する。
テレビ同期信号発生回路等に用いるデジタルPLL（Phase
Locked Loop）回路の完全デジタル化に関し、容量成
分、インダクタンス成分を必要とするアナログ回路を混
在するデジタルPLL回路に替えて、システムクロック以
下のクロック精度により、外来入力信号をデジタルPLL
処理することを目的とし、整数部及び小数部を有するク
ロック数データを入力し、該クロック数データに応じた
位相の出力信号を出力するデジタル電圧可変発振手段
と、外来入力信号及び前記出力信号を入力し、前記外来
入力信号の入力毎に、前記外来入力信号の１周期間を分
割するシステムクロックの整数部及び小数部を計数し、
その結果を基に前記外来入力信号と前記出力信号との位
相差の整数部及び小数部を検出して位相差データを出力
するデジタル位相差検出手段と、前記位相差データに応
じた比クロック数データを出力するデジタルローパスフ
ィルタと、前記比クロック数データと基準周期のクロッ
ク数とに基づいて前記クロック数データを出力するクロ
ック数データ出力手段とを有し、前記位相差を検出する
際に、整数部及び小数部のそれぞれを計算して処理する
ことを含み構成する。
本発明は、デジタルPLL回路に関するものであり、更
に詳しく言えばFMマルチプレクス復調回路やテレビ同期
信号発生回路等に用いるPLL（Phase Locked Loop）回路
の完全デジタル化に関するものである。
に詳しく言えばFMマルチプレクス復調回路やテレビ同期
信号発生回路等に用いるPLL（Phase Locked Loop）回路
の完全デジタル化に関するものである。
近年、アナログ方式のPLL回路では、容量成分、イン
ダクタンス成分が必要になり、これをIC化することは困
難であった。
ダクタンス成分が必要になり、これをIC化することは困
難であった。
しかし、VTR（Video Tape Recorder）やLASER DISC
等の非標準信号入力時に、カラーバーストキャリアと水
平同期信号との位相に対応した映像信号の補正を必要と
するデジタルテレビ映像信号処理回路等において、位相
情報として、デジタル形式の情報が必要となる場合があ
る。
等の非標準信号入力時に、カラーバーストキャリアと水
平同期信号との位相に対応した映像信号の補正を必要と
するデジタルテレビ映像信号処理回路等において、位相
情報として、デジタル形式の情報が必要となる場合があ
る。
第６図は従来例に係るデジタルPLL回路を説明する図
を示している。
を示している。
図において、１は外来入力信号Siの変化点を検出する
変化点検出回路である。なお外来入力信号Siはテレビ信
号などの複合映像信号に含まれる水平同期信号やFM（周
波数変調）波に含まれるベースバンド信号などである。
２はシステムクロックφを最小単位として動作する内部
回路を有し、外来入力信号Siとの位相差を検出する位相
差検出回路,3はPLL論理動作をするローパスフィルター,
4はシステムクロックφを最小単位として動作し、かつV
CO（Voltage Controlled Oscillator,電圧制御発振器）
に相当するプログラムカウンタ,5はSi/So一致検出回路
であり、外来入力信号Siと、外来入力信号Siに同期又は
ロックした出力信号Soとが一致した状態について、
「０」の値を検出するものである。
変化点検出回路である。なお外来入力信号Siはテレビ信
号などの複合映像信号に含まれる水平同期信号やFM（周
波数変調）波に含まれるベースバンド信号などである。
２はシステムクロックφを最小単位として動作する内部
回路を有し、外来入力信号Siとの位相差を検出する位相
差検出回路,3はPLL論理動作をするローパスフィルター,
4はシステムクロックφを最小単位として動作し、かつV
CO（Voltage Controlled Oscillator,電圧制御発振器）
に相当するプログラムカウンタ,5はSi/So一致検出回路
であり、外来入力信号Siと、外来入力信号Siに同期又は
ロックした出力信号Soとが一致した状態について、
「０」の値を検出するものである。
なお、その動作は、外来信号Siの立ち上がりや立ち下
がり等の変化を変化点検出回路１が検出し、そのカウン
ターの値を位相差検出回路２が保持し、これが位相差情
報となり、この情報に基づいてデジタルローパスフィル
ター３がPLL論理に沿って処理をし、アナログPLLのVCO
（Voltage Controlled Oscillator）に相当するプログ
ラムカウンタ４を制御し、外来入力信号Siに同期又はロ
ックした出力信号Soにするものである。
がり等の変化を変化点検出回路１が検出し、そのカウン
ターの値を位相差検出回路２が保持し、これが位相差情
報となり、この情報に基づいてデジタルローパスフィル
ター３がPLL論理に沿って処理をし、アナログPLLのVCO
（Voltage Controlled Oscillator）に相当するプログ
ラムカウンタ４を制御し、外来入力信号Siに同期又はロ
ックした出力信号Soにするものである。
例えば、外来入力信号Siに対して、出力信号Soの位相
が遅れている場合は、プラスの位相差情報が位相差検出
回路２で検出され、この位相差検出回路２はデジタルロ
ーパスフィルター３を介してプログラムカウンタ４にカ
ウント周期を上げるように指示する。
が遅れている場合は、プラスの位相差情報が位相差検出
回路２で検出され、この位相差検出回路２はデジタルロ
ーパスフィルター３を介してプログラムカウンタ４にカ
ウント周期を上げるように指示する。
また、外来入力信号Siに対して、出力信号Soの位相が
進んでいる場合は、マイナスの情報が位相差検出回路２
で検出され、この位相差検出回路２はデジタルローパス
フィルター３を介してプログラムカウンタ４の周期を下
げるように指示する。この動作が何回か繰り返され、外
来入力信号Siと出力信号Soとが一致するまで続けられ、
最終的には両者が同期又はロック状態になる。
進んでいる場合は、マイナスの情報が位相差検出回路２
で検出され、この位相差検出回路２はデジタルローパス
フィルター３を介してプログラムカウンタ４の周期を下
げるように指示する。この動作が何回か繰り返され、外
来入力信号Siと出力信号Soとが一致するまで続けられ、
最終的には両者が同期又はロック状態になる。
第７図は、従来例に係るデジタルPLL回路の課題の説
明図である。
明図である。
図において、６はCRT装置等の画面であり、７は電子
ビーム7aが画面の一端から他端への移動する水平走査線
である。なお、その水平周期は63.5〔μｓ〕である。
ビーム7aが画面の一端から他端への移動する水平走査線
である。なお、その水平周期は63.5〔μｓ〕である。
また、デジタルテレビ信号処理回路等のデジタルPLL
回路で、水平同期信号をPLLロックする場合は、システ
ムクロックφが例えば色副搬送波の４倍の4fsc,すなわ
ち、約70〔ns〕周期であるため、画面上のクロック精度
は±70〔ns〕となる。これにより画面の左右において、
画面ぶれ８を生ずることがある。
回路で、水平同期信号をPLLロックする場合は、システ
ムクロックφが例えば色副搬送波の４倍の4fsc,すなわ
ち、約70〔ns〕周期であるため、画面上のクロック精度
は±70〔ns〕となる。これにより画面の左右において、
画面ぶれ８を生ずることがある。
つまり、従来のデジタルPLL回路では、PLL系のVCO（V
oltage Controlled Oscillator）に当たるプログラムカ
ウンタ４や、位相差を検出する位相差検出回路２はシス
テムクロックφを最小単位として動作している。
oltage Controlled Oscillator）に当たるプログラムカ
ウンタ４や、位相差を検出する位相差検出回路２はシス
テムクロックφを最小単位として動作している。
このため、一般にデジタルPLL回路の精度がシステム
クロックφに依存されるため、システムクロックφの周
期以下の精度を必要とする場合、例えばテレビ信号の水
平同期信号等をPLL処理して、精度良い水平同期信号や
位相差情報を得ることができない。
クロックφに依存されるため、システムクロックφの周
期以下の精度を必要とする場合、例えばテレビ信号の水
平同期信号等をPLL処理して、精度良い水平同期信号や
位相差情報を得ることができない。
これにより、従来のシステムクロックφにより最小動
作をするデジタルPLL回路では、70〔ns〕のクロック精
度以下の精度を実現できず、第７図に示すように画面ぶ
れ８を生ずることがあるという問題がある。
作をするデジタルPLL回路では、70〔ns〕のクロック精
度以下の精度を実現できず、第７図に示すように画面ぶ
れ８を生ずることがあるという問題がある。
本発明は、かかる従来例の課題に鑑み創作されたもの
であり、容量成分、インダクタンス成分を必要とするア
ナログ回路を混在するデジタルPLL回路に替えて、シス
テムクロック以下のクロック精度により、外来入力信号
をデジタルPLL処理することを可能とするデジタルPLL回
路の提供を目的とする。
であり、容量成分、インダクタンス成分を必要とするア
ナログ回路を混在するデジタルPLL回路に替えて、シス
テムクロック以下のクロック精度により、外来入力信号
をデジタルPLL処理することを可能とするデジタルPLL回
路の提供を目的とする。
本発明のデジタルPLL回路は、その原理図を第１図に
示すように、整数部及び小数部を有するクロック数デー
タＺを入力し、該クロック数データＺに応じた位相の出
力信号Soを出力するデジタル電圧可変発振手段13と、外
来入力信号Si及び前記出力信号Soを入力し、前記外来入
力信号Siの入力毎に、前記外来入力信号の１周期間を分
割するシステムクロックの整数部及び小数部を計数し、
その結果を基に前記外来入力信号Siと前記出力信号Soと
の位相差の整数部及び小数部を検出して位相差データを
出力するデジタル位相差検出手段11と、前記位相差デー
タに応じた比クロック数データを出力するデジタルロー
パスフィルタ12と、前記比クロック数データと基準同期
のクロック数とに基づいて前記クロック数データを出力
するクロック数データ出力手段14とを有し、前記位相差
を検出する際に、整数部及び小数部のそれぞれを計算し
て処理することを特徴とするデジタルPLL回路を特徴と
し、上記目的を達成する。
示すように、整数部及び小数部を有するクロック数デー
タＺを入力し、該クロック数データＺに応じた位相の出
力信号Soを出力するデジタル電圧可変発振手段13と、外
来入力信号Si及び前記出力信号Soを入力し、前記外来入
力信号Siの入力毎に、前記外来入力信号の１周期間を分
割するシステムクロックの整数部及び小数部を計数し、
その結果を基に前記外来入力信号Siと前記出力信号Soと
の位相差の整数部及び小数部を検出して位相差データを
出力するデジタル位相差検出手段11と、前記位相差デー
タに応じた比クロック数データを出力するデジタルロー
パスフィルタ12と、前記比クロック数データと基準同期
のクロック数とに基づいて前記クロック数データを出力
するクロック数データ出力手段14とを有し、前記位相差
を検出する際に、整数部及び小数部のそれぞれを計算し
て処理することを特徴とするデジタルPLL回路を特徴と
し、上記目的を達成する。
また、前記デジタル電圧可変発振手段は、前記クロッ
ク数データの整数部を基に１周期間のクロック数の整数
部を演算する整数部演算手段と、前記クロック数データ
の小数部を基に１周期間のクロック数の小数部を演算す
る小数部演算手段とを有し、前記デジタル位相差検出手
段は、前記外来入力信号の変化点を検出する変化点検出
回路と、前記外来入力信号の１周期毎の位相差の小数部
を検出する位相差検出回路と、前記変化点検出回路の出
力に応じて前記位相差検出回路の出力を記憶する第１の
レジスタと、前記デジタル電圧可変発振手段の前記小数
部演算手段の出力を記憶する第２のレジスタと、前記第
１及び第２のレジスタの値を加算する加算器とを有し、
これらにより前記外来入力信号と前記出力信号との位相
差の小数部を検出することを特徴とする。
ク数データの整数部を基に１周期間のクロック数の整数
部を演算する整数部演算手段と、前記クロック数データ
の小数部を基に１周期間のクロック数の小数部を演算す
る小数部演算手段とを有し、前記デジタル位相差検出手
段は、前記外来入力信号の変化点を検出する変化点検出
回路と、前記外来入力信号の１周期毎の位相差の小数部
を検出する位相差検出回路と、前記変化点検出回路の出
力に応じて前記位相差検出回路の出力を記憶する第１の
レジスタと、前記デジタル電圧可変発振手段の前記小数
部演算手段の出力を記憶する第２のレジスタと、前記第
１及び第２のレジスタの値を加算する加算器とを有し、
これらにより前記外来入力信号と前記出力信号との位相
差の小数部を検出することを特徴とする。
本発明によれば、デジタル位相差検出手段により外来
入力信号Siの１周期間がシステムクロックによって分割
され、その１周期間に含まれるシステムクロックのクロ
ック数を整数部だけでなく小数部、例えば小数点以下第
二〜三位まで計数し、その結果を基に出力信号と外来入
力信号との位相差の整数部及び小数部を検出して位相差
データを出力する。そして、その位相差データをデジタ
ルローパスフィルタ及びクロック数データ出力手段を介
してデジタル電圧可変発振（VCO）手段に帰還するた
め、システムクロックの小数部に依存する精度により外
来入力信号Siに同期した出力信号Soを出力することがで
きる。
入力信号Siの１周期間がシステムクロックによって分割
され、その１周期間に含まれるシステムクロックのクロ
ック数を整数部だけでなく小数部、例えば小数点以下第
二〜三位まで計数し、その結果を基に出力信号と外来入
力信号との位相差の整数部及び小数部を検出して位相差
データを出力する。そして、その位相差データをデジタ
ルローパスフィルタ及びクロック数データ出力手段を介
してデジタル電圧可変発振（VCO）手段に帰還するた
め、システムクロックの小数部に依存する精度により外
来入力信号Siに同期した出力信号Soを出力することがで
きる。
これにより従来のようなアナログ回路を混入するデジ
タルPLL回路に替えて、完全デジタルPLL回路を構成する
ことができ、併せてシステムクロック以下のクロック精
度によりデジタルPLL処理をすることが可能となる。
タルPLL回路に替えて、完全デジタルPLL回路を構成する
ことができ、併せてシステムクロック以下のクロック精
度によりデジタルPLL処理をすることが可能となる。
次に図を参照しながら本発明の実施例について説明を
する。
する。
第１〜５図は本発明の実施例に係るデジタルPLL回路
を説明する図であり、第２図は、本発明の実施例のデジ
タルPLL回路に係る構成図を示している。
を説明する図であり、第２図は、本発明の実施例のデジ
タルPLL回路に係る構成図を示している。
図において、11はデジタル位相差検出手段であり、外
来入力信号Siに、例えばテレビ信号等の水平同期信号Hi
を入力し、その位相差データPDを出力する機能を有して
いる。なお、デジタル位相差検出手段11は、水平同期信
号Hiの１周期間をシステムクロックφｓで分割し、その
小数部を例えば小数点以下第二〜三位まで計数して位相
データとして出力する位相差検出回路24と、この位相差
検出回路24から出力された位相データに基づき後述する
クロック数Ｚの小数部の演算をするレジスタ31,32,36及
び加算器34と、水平同期信号Hiの立ち下がり等の変化点
を検出する変化点回路23と、クロック数Ｚの整数部の演
算をするレジスタ30,35及び加算器33とにより構成され
ている。
来入力信号Siに、例えばテレビ信号等の水平同期信号Hi
を入力し、その位相差データPDを出力する機能を有して
いる。なお、デジタル位相差検出手段11は、水平同期信
号Hiの１周期間をシステムクロックφｓで分割し、その
小数部を例えば小数点以下第二〜三位まで計数して位相
データとして出力する位相差検出回路24と、この位相差
検出回路24から出力された位相データに基づき後述する
クロック数Ｚの小数部の演算をするレジスタ31,32,36及
び加算器34と、水平同期信号Hiの立ち下がり等の変化点
を検出する変化点回路23と、クロック数Ｚの整数部の演
算をするレジスタ30,35及び加算器33とにより構成され
ている。
また、12はデジタルローパスフィルタであり、デジタ
ル位相差検出手段11から出力される位相差データPDをPL
L論理に沿って処理し、位相差をクロック数で表す比ク
ロック数Zoを出力する機能を有している。
ル位相差検出手段11から出力される位相差データPDをPL
L論理に沿って処理し、位相差をクロック数で表す比ク
ロック数Zoを出力する機能を有している。
13は、デジタル電圧可変発振（VCO）手段であり、デ
ジタルローパスフィルタ12から加算器（クロック数デー
タ出力手段）37を介して出力されるクロック数Ｚを表す
データにより、入力された水平同期信号Hiが同期引き込
まれた水平同期信号Hoを出力する機能を有している。な
おデジタルVCO手段13は、クロック数Ｚの小数部を演算
するための加算器22及びレジスタ27と、クロック数Ｚの
整数部を演算するための加算器21,カウンタ25,レジスタ
26,29並びに一致検出回路28により構成されている。
ジタルローパスフィルタ12から加算器（クロック数デー
タ出力手段）37を介して出力されるクロック数Ｚを表す
データにより、入力された水平同期信号Hiが同期引き込
まれた水平同期信号Hoを出力する機能を有している。な
おデジタルVCO手段13は、クロック数Ｚの小数部を演算
するための加算器22及びレジスタ27と、クロック数Ｚの
整数部を演算するための加算器21,カウンタ25,レジスタ
26,29並びに一致検出回路28により構成されている。
また、37は加算器であり、比クロック数Zoと基準周期
のクロック数Zsを加算して、クロック数Ｚを表すデータ
D2を出力する機能を有している。なおクロック数Ｚがデ
ジタルVCO13の発振周波数の１周期を表するものであ
る。
のクロック数Zsを加算して、クロック数Ｚを表すデータ
D2を出力する機能を有している。なおクロック数Ｚがデ
ジタルVCO13の発振周波数の１周期を表するものであ
る。
これ等により本発明の実施例に係るデジタルPLL回路
を構成する。
を構成する。
なお、第３図に本発明の実施例に係るデジタル電圧可
変発振手段の動作タイムチャートを示している。
変発振手段の動作タイムチャートを示している。
同図はデジタルVCO手段13を、外来入力信号Siとして
水平同期信号Hi（周期63.5〔μｓ〕）、システムクロッ
クφｓ（色副搬送波fscの４倍の4fsc（周期70〔ns〕）
としてデジタルPLL処理した際、水平同期信号Siの一周
期が910クロック動作から1000クロック動作に変化した
場合を示すタイムチャートである。
水平同期信号Hi（周期63.5〔μｓ〕）、システムクロッ
クφｓ（色副搬送波fscの４倍の4fsc（周期70〔ns〕）
としてデジタルPLL処理した際、水平同期信号Siの一周
期が910クロック動作から1000クロック動作に変化した
場合を示すタイムチャートである。
図において、D1はカウンタ25の出力データ,D2はクロ
ック数Ｚを表すデータ,D3はレジスタ26の出力データ,D4
は一致（検出）データ,D5はレジスタ29の出力データで
ある。なお出力データD5が入力された水平同期信号Siに
同期した水平同期信号Hoとなる。
ック数Ｚを表すデータ,D3はレジスタ26の出力データ,D4
は一致（検出）データ,D5はレジスタ29の出力データで
ある。なお出力データD5が入力された水平同期信号Siに
同期した水平同期信号Hoとなる。
ここで、クロック数Ｚについて詳述すると、これはデ
ジタルVCO13の発振周波数の周期を一周期クロック数を
単位として表現するものである。このクロック数Ｚには
一周期間に含まれるシステムクロックの数を示す部分
（以下整数部と称する）とシステムクロックの周期以下
の位相差を示す部分（以下小数部と称する）が存在す
る。小数部は、加算器22,レジスタ27で処理され、小数
部と整数部は、加算器21と22を結ぶキャリーでつながれ
連動する。小数部と整数部とは、同じ動作をするので、
まず整数部分の動作を説明しその後、その回路に小数部
分がついた時の動作を説明する。
ジタルVCO13の発振周波数の周期を一周期クロック数を
単位として表現するものである。このクロック数Ｚには
一周期間に含まれるシステムクロックの数を示す部分
（以下整数部と称する）とシステムクロックの周期以下
の位相差を示す部分（以下小数部と称する）が存在す
る。小数部は、加算器22,レジスタ27で処理され、小数
部と整数部は、加算器21と22を結ぶキャリーでつながれ
連動する。小数部と整数部とは、同じ動作をするので、
まず整数部分の動作を説明しその後、その回路に小数部
分がついた時の動作を説明する。
整数部分の動作は、（小数部分を考慮しない場合）第
３図のタイムチャートに示される。
３図のタイムチャートに示される。
まず、カウンタ25が経過したクロック数Ｚを数値化す
るものであり、時間の経過をシステムクロックを基準に
数値表現している。無限に数値表現する場合は無限に大
きなカウンタ25が必要になり実現不可能であるが、本発
明では、水平同期信号Hiの周期より充分長い周期の時間
を表現出来るカウンタ25を実現出来れば、回路動作上は
問題がない。しかし説明を分かり易くするため、カウン
ター25は無限のカウンタ機能を有するものと仮定する。
るものであり、時間の経過をシステムクロックを基準に
数値表現している。無限に数値表現する場合は無限に大
きなカウンタ25が必要になり実現不可能であるが、本発
明では、水平同期信号Hiの周期より充分長い周期の時間
を表現出来るカウンタ25を実現出来れば、回路動作上は
問題がない。しかし説明を分かり易くするため、カウン
ター25は無限のカウンタ機能を有するものと仮定する。
先程述べたように、クロック数Ｚという数値がこのVC
O13の周期を表現する。そしてレジスタ29に経過した時
間が一周期ごとに更新されて入っている。例えば、最初
の第一周期の完了ポイントが910、次の第二周期の完了
ポイントが1820、第三周期の完了ポイントが2730と周期
１・２・３・・・の各周期の経過時間がレジスタ29に蓄
積される。
O13の周期を表現する。そしてレジスタ29に経過した時
間が一周期ごとに更新されて入っている。例えば、最初
の第一周期の完了ポイントが910、次の第二周期の完了
ポイントが1820、第三周期の完了ポイントが2730と周期
１・２・３・・・の各周期の経過時間がレジスタ29に蓄
積される。
またレジスタ26には、次の周期の完了時点での経過時
間が入力されている。
間が入力されている。
動作を順を追って説明する。まず、当初レジスタ26に
初期定数910が入っていてカウンタ25が初期値０より動
作を開始したとする。次に、カウンター25の値が910に
達したところで、以下のような動作を開始する。まず、
カウンター25の値とレジスタ26の値の一致を検出する一
致検出回路28より一致信号（一致データD4）が出力され
る。この一致信号をきっかけとして、１周期完了時点の
時間経過記録レジスタ29にその周期が完了した時の時間
を記憶する。また、レジスタ26には、その周期が完了し
た時間プラスVCO13の周期（クロック数Ｚ）が加算さ
れ、結果として、その周期の完了時間が記憶される。同
図のタイムチャートは、この動作を表したものである。
初期定数910が入っていてカウンタ25が初期値０より動
作を開始したとする。次に、カウンター25の値が910に
達したところで、以下のような動作を開始する。まず、
カウンター25の値とレジスタ26の値の一致を検出する一
致検出回路28より一致信号（一致データD4）が出力され
る。この一致信号をきっかけとして、１周期完了時点の
時間経過記録レジスタ29にその周期が完了した時の時間
を記憶する。また、レジスタ26には、その周期が完了し
た時間プラスVCO13の周期（クロック数Ｚ）が加算さ
れ、結果として、その周期の完了時間が記憶される。同
図のタイムチャートは、この動作を表したものである。
また、クロック数Ｚすなわち、１周期のクロック数を
最初の910から1000に変更した場合は、１周期完了時点
で、レジスタ26には、完了した時の時間に1000を加算し
た値が加算され、周期は、910クロックから1000クロッ
クに変化する。
最初の910から1000に変更した場合は、１周期完了時点
で、レジスタ26には、完了した時の時間に1000を加算し
た値が加算され、周期は、910クロックから1000クロッ
クに変化する。
次に例えば、クロック数Ｚに小数部を含む910.2とい
う値が入っていたとすると、１周期完了する毎に910.2
という値が加算され、これを５回繰り返すと小数部（加
算器22）から整数部（加算器21）へプラス１のキャリー
が発生する。
う値が入っていたとすると、１周期完了する毎に910.2
という値が加算され、これを５回繰り返すと小数部（加
算器22）から整数部（加算器21）へプラス１のキャリー
が発生する。
以上のようにしてシステムクロック（4fsc約70〔n
s〕）以下のクロック精度で動作するデジタルVCO13を構
成することができる。
s〕）以下のクロック精度で動作するデジタルVCO13を構
成することができる。
第４図は、本発明の実施例のデジタルローパスフィル
タ回路と、クロック数Ｚとに係る説明図である。
タ回路と、クロック数Ｚとに係る説明図である。
図において、デジタルローパスフィルタ回路12はPLL
論理動作をする論理回路12aとレジスタ12bとにより構成
され、位相差データPDを入力して、比クロック数Zoを出
力する機能を有している。なお比クロック数Zoと基準ク
ロック数Zsとが加算器37により加算され、デジタルVCO1
3に入力するクロック数Ｚが作成される。
論理動作をする論理回路12aとレジスタ12bとにより構成
され、位相差データPDを入力して、比クロック数Zoを出
力する機能を有している。なお比クロック数Zoと基準ク
ロック数Zsとが加算器37により加算され、デジタルVCO1
3に入力するクロック数Ｚが作成される。
第５図は、本発明の実施例のデジタルPLL回路に係る
動作タイムチャートであり、例えばテレビ信号の水平同
期信号をPLL処理する動作を示している。
動作タイムチャートであり、例えばテレビ信号の水平同
期信号をPLL処理する動作を示している。
図において、T1はテレビ（TV）の水平同期信号の時
刻,HiはTVの水平同期信号,Zはクロック数,D3,D6はレジ
スタ26,27の出力データ,D4は一致検出データ,D5,D7はレ
ジスタ29,30の出力データ,D7,D8はレジスタ30,32の出力
データ,PDはレジスタ35と36のデータ差を表す位相差デ
ータ,Zoはデジタルローパスフィルタ12の出力データで
あり、比クロック数を表すものである。
刻,HiはTVの水平同期信号,Zはクロック数,D3,D6はレジ
スタ26,27の出力データ,D4は一致検出データ,D5,D7はレ
ジスタ29,30の出力データ,D7,D8はレジスタ30,32の出力
データ,PDはレジスタ35と36のデータ差を表す位相差デ
ータ,Zoはデジタルローパスフィルタ12の出力データで
あり、比クロック数を表すものである。
なお、レジスタ26,27に初期値1000,デジタルローパス
フィルタ12に初期値０が入っている場合の動作チャート
であり、また、基準周期のクロック数Zsを1000と仮定、
水平同期信号Hiの周期を1000と仮定、水平同期信号Hiと
デジタルVCOの周期の終わり（内部カウンタ25）の位相
差が当初３あったと仮定し、水平同期信号Hiの周期1000
と、基準周期のクロック数1000とが一致している場合を
想定した動作例を示している。
フィルタ12に初期値０が入っている場合の動作チャート
であり、また、基準周期のクロック数Zsを1000と仮定、
水平同期信号Hiの周期を1000と仮定、水平同期信号Hiと
デジタルVCOの周期の終わり（内部カウンタ25）の位相
差が当初３あったと仮定し、水平同期信号Hiの周期1000
と、基準周期のクロック数1000とが一致している場合を
想定した動作例を示している。
次に、このVCOの出力と外部信号（この場合は、テレ
ビの水平同期信号）との位相差を検出する手段に併せ
て、デジタルPLL動作について第２図の回路を参考にし
て説明する。先のデジタルVCO13で説明したように、該
デジタルVCO13の１周期の完了時の経過時間が整数部に
ついてはレジスタ29に、小数部についてはレジスタ31に
格納されている。この値とテレビの水平同期信号Hiがき
た時の経過時間、例えばT1＝1003との差をとれば、テレ
ビの水平同期信号HiとデジタルVCOの１周期の完了時
刻、例えばT1＝1000との時間差が分かる。テレビの水平
同期信号Hiが入力された時の時刻の整数部は、カウンタ
25の出力から取り出すことが可能である。従って、テレ
ビの水平同期信号Hiが入力されたことを検出する変化点
検出回路23で水平同期信号Hiの変化点を検出し、その時
の時刻、すなわちカウンタ25の値をレジスタ30に格納す
る。また小数部分については、システムクロックの周期
以下の位相差を検出する回路24で、小数部を検出する。
この位相差検出回路24は、例えばｎ段遅延素子とnbitレ
ジスタにより構成され、小数点以下第二〜三位の値を有
する位相データを出力する。なお、この位相差検出回路
24は種々の構成が考えられるが、要は水平同期信号の１
周期分を分割するシステムクロック数の小数部を検出で
きるものであればよい。
ビの水平同期信号）との位相差を検出する手段に併せ
て、デジタルPLL動作について第２図の回路を参考にし
て説明する。先のデジタルVCO13で説明したように、該
デジタルVCO13の１周期の完了時の経過時間が整数部に
ついてはレジスタ29に、小数部についてはレジスタ31に
格納されている。この値とテレビの水平同期信号Hiがき
た時の経過時間、例えばT1＝1003との差をとれば、テレ
ビの水平同期信号HiとデジタルVCOの１周期の完了時
刻、例えばT1＝1000との時間差が分かる。テレビの水平
同期信号Hiが入力された時の時刻の整数部は、カウンタ
25の出力から取り出すことが可能である。従って、テレ
ビの水平同期信号Hiが入力されたことを検出する変化点
検出回路23で水平同期信号Hiの変化点を検出し、その時
の時刻、すなわちカウンタ25の値をレジスタ30に格納す
る。また小数部分については、システムクロックの周期
以下の位相差を検出する回路24で、小数部を検出する。
この位相差検出回路24は、例えばｎ段遅延素子とnbitレ
ジスタにより構成され、小数点以下第二〜三位の値を有
する位相データを出力する。なお、この位相差検出回路
24は種々の構成が考えられるが、要は水平同期信号の１
周期分を分割するシステムクロック数の小数部を検出で
きるものであればよい。
このようにして水平同期信号Hiが入力された時の時刻
を整数部をレジスタ30、小数部をレジスタ32に格納す
る。その後、１周期の変化時刻を記憶したレジスタ29,3
1とレジスタ30,32の差を加算器33（整数部演算）と34
（小数部演算）で計算する。加算器33,34は、通常の加
算器であり、加算器34のキャリーが加算器33に接続され
て整数部と小数部の連携をとっている。加算器33,34の
出力は、整数部はレジスタ35,小数部がレジスタ36に記
憶される。
を整数部をレジスタ30、小数部をレジスタ32に格納す
る。その後、１周期の変化時刻を記憶したレジスタ29,3
1とレジスタ30,32の差を加算器33（整数部演算）と34
（小数部演算）で計算する。加算器33,34は、通常の加
算器であり、加算器34のキャリーが加算器33に接続され
て整数部と小数部の連携をとっている。加算器33,34の
出力は、整数部はレジスタ35,小数部がレジスタ36に記
憶される。
このレジスタ35及び36にテレビの水平同期信号Hiとデ
ジタルVCOの１周期の完了時刻との間の位相差情報PDが
記憶される。
ジタルVCOの１周期の完了時刻との間の位相差情報PDが
記憶される。
検出された位相差情報PDは、PLLの理論に基づいて計
算されたローパスフィルタ12に入力される。ローパスフ
ィルタ12の出力Zo（比クロック数）は、基本的には、デ
ジタルVCO13を下記のように制御するよう動作する。
算されたローパスフィルタ12に入力される。ローパスフ
ィルタ12の出力Zo（比クロック数）は、基本的には、デ
ジタルVCO13を下記のように制御するよう動作する。
もし、検出された位相差がプラスの値なら、デジタル
VCO13の１周期の終わりに対して水平同期信号Hiの位相
がそれだけ進んでいる。従って、デジタルVCO13へ入力
するクロック数Ｚの値を大きくする。クロック数Ｚが大
きくなるとVCO13の発振周波数がそれだけ遅くなり、次
の回には、デジタルVCO13の１周期の終わりと水平同期
信号Hiの進みが前回より少し減る。しかし、デジタル位
相差検出手段11で検出される位相は相変わらず進んでい
るので、この情報がローパスフィルタ12を通してクロッ
ク数Ｚに加算される。このようにして、逐次水平同期信
号Hiと１周期の終わりの時間差（位相差）が減ってい
く。
VCO13の１周期の終わりに対して水平同期信号Hiの位相
がそれだけ進んでいる。従って、デジタルVCO13へ入力
するクロック数Ｚの値を大きくする。クロック数Ｚが大
きくなるとVCO13の発振周波数がそれだけ遅くなり、次
の回には、デジタルVCO13の１周期の終わりと水平同期
信号Hiの進みが前回より少し減る。しかし、デジタル位
相差検出手段11で検出される位相は相変わらず進んでい
るので、この情報がローパスフィルタ12を通してクロッ
ク数Ｚに加算される。このようにして、逐次水平同期信
号Hiと１周期の終わりの時間差（位相差）が減ってい
く。
ローパスフィルタの形式にもよるが、一般的には、こ
の動作が繰り返され、ある時点で、位相差が一回マイナ
スになり（つまり、位相を合わせようとして行き過ぎて
しまう）、今度は、逆にクロック数Ｚを小さくする方向
にローパスフィルタ12の出力Zoが働く。これを何度か繰
り返して最終的には、水平同期信号HiとデジタルVCO13
の１周期の終わりのタイミングがぴったり一致するよう
に制御が行われる。
の動作が繰り返され、ある時点で、位相差が一回マイナ
スになり（つまり、位相を合わせようとして行き過ぎて
しまう）、今度は、逆にクロック数Ｚを小さくする方向
にローパスフィルタ12の出力Zoが働く。これを何度か繰
り返して最終的には、水平同期信号HiとデジタルVCO13
の１周期の終わりのタイミングがぴったり一致するよう
に制御が行われる。
これにより、水平同期信号HiをデジタルPLL処理し
て、該水平同期信号Hiに同期した水平同期信号Hoを出力
することができる。
て、該水平同期信号Hiに同期した水平同期信号Hoを出力
することができる。
このようにして、外来入力信号Si、例えば水平同期間
Hiの１周期間が、例えばシステムクロックφｓ（色副搬
送波fscの４倍,4fscのクロック約70〔ns〕）によって分
割され、その１周期間に含まれるシステムクロックのク
ロック数が整数部と小数部、例えば小数点以下第二〜三
位まで計数され、予め外来入力信号Siに含まれるシステ
ムクロックの基準クロック数と比較され、その位相差デ
ータPDをデジタルローパスフィルタ12を介して、デジタ
ル電圧可変発振手段（VCO）13に帰還されるため、シス
テムクロックの小数部に依存される精度、例えば70〔n
s〕×小数部の値で表されるクロック精度により外来入
力信号Siに同期した出力信号Soを出力することができ
る。
Hiの１周期間が、例えばシステムクロックφｓ（色副搬
送波fscの４倍,4fscのクロック約70〔ns〕）によって分
割され、その１周期間に含まれるシステムクロックのク
ロック数が整数部と小数部、例えば小数点以下第二〜三
位まで計数され、予め外来入力信号Siに含まれるシステ
ムクロックの基準クロック数と比較され、その位相差デ
ータPDをデジタルローパスフィルタ12を介して、デジタ
ル電圧可変発振手段（VCO）13に帰還されるため、シス
テムクロックの小数部に依存される精度、例えば70〔n
s〕×小数部の値で表されるクロック精度により外来入
力信号Siに同期した出力信号Soを出力することができ
る。
これにより、従来のようなアナログ回路を混入するデ
ジタルPLL回路に替えて、完全デジタルPLL回路を構成す
ることができ、併せてシテスムクロック以下のクロック
精度によりデジタルPLL処理をすることが可能となる。
ジタルPLL回路に替えて、完全デジタルPLL回路を構成す
ることができ、併せてシテスムクロック以下のクロック
精度によりデジタルPLL処理をすることが可能となる。
また、例えば、図７において、画面を縦方向に1/6350
分割した場合、その分割された周期が約５〜10〔ns〕と
なり、このクロック範囲で水平同期信号のPLL処理を行
えば、画面揺れ（ぶれ）がなくなり、視覚的に高画質・
高品質な画像が得られる。本発明においては、位相差を
システムクロックの小数部まで計数するので、70〔ns〕
×小数部で表される精度によりフェーズロックした信号
が得られるため、高画質・高品質の画像を得ることがで
きる。
分割した場合、その分割された周期が約５〜10〔ns〕と
なり、このクロック範囲で水平同期信号のPLL処理を行
えば、画面揺れ（ぶれ）がなくなり、視覚的に高画質・
高品質な画像が得られる。本発明においては、位相差を
システムクロックの小数部まで計数するので、70〔ns〕
×小数部で表される精度によりフェーズロックした信号
が得られるため、高画質・高品質の画像を得ることがで
きる。
以上説明したように本発明によれば、外来入力信号を
分割するシステムクロックの整数部と小数部とを加算演
算することができるので、アナログ回路を混在するデジ
タルPLL回路に替えて、システムクロック以下のクロッ
ク精度により、外来入力信号のデジタルPLL処理をする
ことが可能となる。
分割するシステムクロックの整数部と小数部とを加算演
算することができるので、アナログ回路を混在するデジ
タルPLL回路に替えて、システムクロック以下のクロッ
ク精度により、外来入力信号のデジタルPLL処理をする
ことが可能となる。
これにより、水平同期信号等の位相ずれを原因とする
ジッタ現象を無くすことができ、高品質，高画質のデジ
タルテレビ表示制御装置等を構成することが可能とな
る。
ジッタ現象を無くすことができ、高品質，高画質のデジ
タルテレビ表示制御装置等を構成することが可能とな
る。
第１図は、本発明の実施例のデジタルPLL回路に係る原
理図、 第２図は、本発明の実施例のデジタルPLL回路に係る構
成図、 第３図は、本発明の実施例に係るデジタル電圧可変発振
手段の動作タイムチャート、 第４図は、本発明の実施例のデジタルローパスフィルタ
回路と、クロック数Ｚとに係る説明図、 第５図は、本発明の実施例のデジタルPLL回路に係る動
作タイムチャート、 第６図は、従来例に係るデジタルPLL回路を説明するシ
ステムブロック図、 第７図は、従来例に係るデジタルPLL回路の課題を説明
する図である。 （符号の説明） 11……デジタル位相差検出手段、 12,3……デジタルローパスフィルタ、 13……デジタル電圧可変発振手段、 1,23……変化点検出回路、 2,24……位相差検出回路、 4,25……プログラムカウンタ（カウンタ）、 5,28……Si/So一致検出回路、 ６……画面、 ７……水平走査線、 ８……画面ぶれ、 7a……電子ビーム、 21,22,33,34,37……加算器、 26,27,29,30,31,32,35,36,12b……レジスタ、 12a……論理回路、 Ｚ……クロック数、 Zo……比クロック数（デジタルローパスフィルタの出力
データ）、 Zs……基準周期のクロック数、 Si,（Hi）……外部入力信号（水平同期信号）、 SO,（Ho）……外部入力信号にロックされた出力信号
（同期引き込みされた水平同期信号）、 φ，φＳ……システムクロック、 PD……位相差データ、 D1……カウンタ25の出力データ、 D2……クロック数Ｚを表すデータ、 D3……レジスタ26の出力データ、 D4……一致（検出）データ、 D5……レジスタ29の出力データ、 D6……レジスタ27の出力データ、 D7……レジスタ30の出力データ、 D8……レジスタ32の出力データ。
理図、 第２図は、本発明の実施例のデジタルPLL回路に係る構
成図、 第３図は、本発明の実施例に係るデジタル電圧可変発振
手段の動作タイムチャート、 第４図は、本発明の実施例のデジタルローパスフィルタ
回路と、クロック数Ｚとに係る説明図、 第５図は、本発明の実施例のデジタルPLL回路に係る動
作タイムチャート、 第６図は、従来例に係るデジタルPLL回路を説明するシ
ステムブロック図、 第７図は、従来例に係るデジタルPLL回路の課題を説明
する図である。 （符号の説明） 11……デジタル位相差検出手段、 12,3……デジタルローパスフィルタ、 13……デジタル電圧可変発振手段、 1,23……変化点検出回路、 2,24……位相差検出回路、 4,25……プログラムカウンタ（カウンタ）、 5,28……Si/So一致検出回路、 ６……画面、 ７……水平走査線、 ８……画面ぶれ、 7a……電子ビーム、 21,22,33,34,37……加算器、 26,27,29,30,31,32,35,36,12b……レジスタ、 12a……論理回路、 Ｚ……クロック数、 Zo……比クロック数（デジタルローパスフィルタの出力
データ）、 Zs……基準周期のクロック数、 Si,（Hi）……外部入力信号（水平同期信号）、 SO,（Ho）……外部入力信号にロックされた出力信号
（同期引き込みされた水平同期信号）、 φ，φＳ……システムクロック、 PD……位相差データ、 D1……カウンタ25の出力データ、 D2……クロック数Ｚを表すデータ、 D3……レジスタ26の出力データ、 D4……一致（検出）データ、 D5……レジスタ29の出力データ、 D6……レジスタ27の出力データ、 D7……レジスタ30の出力データ、 D8……レジスタ32の出力データ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−292825（ＪＰ，Ａ) 特開 昭63−10823（ＪＰ，Ａ) 特開 昭63−82127（ＪＰ，Ａ) 特公 昭60−9374（ＪＰ，Ｂ２) 特公 昭54−5982（ＪＰ，Ｂ２)
Claims (2)
- 【請求項１】整数部及び小数部を有するクロック数デー
タを入力し、該クロック数データに応じた位相の出力信
号を出力するデジタル電圧可変発振手段と、 外来入力信号及び前記出力信号を入力し、前記外来入力
信号の入力毎に、前記外来入力信号の１周期間を分割す
るシステムクロックの整数部及び小数部を計算し、その
結果を基に前記外来入力信号と前記出力信号との位相差
の整数部及び小数部を検出して位相差データを出力する
デジタル位相差検出手段と、 前記位相差データに応じた比クロック数データを出力す
るデジタルローパスフィルタと、 前記比クロック数データと基準同期のクロック数とに基
づいて前記クロック数データを出力するクロック数デー
タ出力手段とを有し、 前記位相差を検出する際に、整数部及び小数部のそれぞ
れを計算して処理することを特徴とするデジタルPLL回
路。 - 【請求項２】前記デジタル電圧可変発振手段は、前記ク
ロック数データの整数部を基に１周期間のクロック数の
整数部を演算する整数部演算手段と、前記クロック数デ
ータの小数部を基に１周期間のクロック数の小数部を演
算する小数部演算手段とを有し、 前記デジタル位相差検出手段は、前記外来入力信号の変
化点を検出する変化点検出回路と、前記外来入力信号の
１周期毎の位相差の小数部を検出する位相差検出回路
と、前記変化点検出回路の出力に応じて前記位相差検出
回路の出力を記憶する第１のレジスタと、前記デジタル
電圧可変発振手段の前記小数部演算手段の出力を記憶す
る第２のレジスタと、前記第１及び第２のレジスタの値
を加算する加算器とを有し、これらにより前記外来入力
信号と前記出力信号との位相差の小数部を検出すること
を特徴とする請求項１に記載のデジタルPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164444A JP3070053B2 (ja) | 1988-06-30 | 1988-06-30 | デジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164444A JP3070053B2 (ja) | 1988-06-30 | 1988-06-30 | デジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214618A JPH0214618A (ja) | 1990-01-18 |
| JP3070053B2 true JP3070053B2 (ja) | 2000-07-24 |
Family
ID=15793288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63164444A Expired - Lifetime JP3070053B2 (ja) | 1988-06-30 | 1988-06-30 | デジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070053B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04179314A (ja) * | 1990-11-14 | 1992-06-26 | Hitachi Ltd | ディジタルｖｆｏ誤差制御方式 |
| JPH0678172A (ja) * | 1992-08-28 | 1994-03-18 | Nec Corp | テレビジョン信号処理回路 |
| JP2944607B2 (ja) | 1998-02-12 | 1999-09-06 | 日本電気アイシーマイコンシステム株式会社 | ディジタルｐｌｌ回路とクロックの生成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609374A (ja) * | 1983-06-27 | 1985-01-18 | Toshiba Corp | サイリスタ変換器の転流失敗保護方式 |
| JP2687349B2 (ja) * | 1987-05-26 | 1997-12-08 | ソニー株式会社 | ディジタルｐｌｌ回路 |
-
1988
- 1988-06-30 JP JP63164444A patent/JP3070053B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0214618A (ja) | 1990-01-18 |
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