JPH0795051A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
- Publication number
- JPH0795051A JPH0795051A JP5233704A JP23370493A JPH0795051A JP H0795051 A JPH0795051 A JP H0795051A JP 5233704 A JP5233704 A JP 5233704A JP 23370493 A JP23370493 A JP 23370493A JP H0795051 A JPH0795051 A JP H0795051A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- counter
- frequency
- vco
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ディジタルＰＬＬ回路の回路構成を簡略化す
る。 【構成】 所要周波数のパルス信号を発生する電圧制御
発振器４と、基準周波数の入力信号を所定の位相遅延す
る遅延回路１と、前記電圧制御発振器の出力信号のパル
ス数を、前記遅延回路よりの信号でリセットしつつ計数
するカウンタ２と、前記基準周波数の入力信号をクロッ
ク信号とし、前記カウンタよりの計数出力に係るディジ
タルデータをアナログ信号に変換し、同変換したアナロ
グ信号で前記電圧制御発振器を制御するＤ／Ａ変換回路
３とで構成する。
る。 【構成】 所要周波数のパルス信号を発生する電圧制御
発振器４と、基準周波数の入力信号を所定の位相遅延す
る遅延回路１と、前記電圧制御発振器の出力信号のパル
ス数を、前記遅延回路よりの信号でリセットしつつ計数
するカウンタ２と、前記基準周波数の入力信号をクロッ
ク信号とし、前記カウンタよりの計数出力に係るディジ
タルデータをアナログ信号に変換し、同変換したアナロ
グ信号で前記電圧制御発振器を制御するＤ／Ａ変換回路
３とで構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルＰＬＬ回路
に係り、同回路の構成の簡略化に関する。
に係り、同回路の構成の簡略化に関する。
【０００２】
【従来の技術】ＰＬＬ回路（位相同期回路）はディジタ
ル、アナログの両分野で広く使用されている。図３は従
来使用されているＰＬＬ回路の原理構成図であり、
（Ａ）はディジタル型、（Ｂ）はアナログ型である。同
図（Ａ）において、位相比較器11で入力信号P11 とＶＣ
Ｏ（電圧制御発振器）14の出力信号P12 を分周した信号
P13 とを位相比較し、同位相比較出力をデコーダ12でデ
ィジタルデータにする。同デコーダ12よりのディジタル
データをＤ／Ａ変換器13でアナログ信号にし、同アナロ
グ信号で前記ＶＣＯ14を制御し、入力信号P11 に位相的
および周波数的に追随（ロック）した出力信号P12 を得
る。また、同図（Ｂ）の場合もアナログとディジタルと
の相違があるが、その基本動作は（Ａ）と同様であり、
位相比較器16は入力信号S11 とＶＣＯ18の出力S1２を分
周器19で分周した信号S13 とを比較するもの、ＬＰＦ
（低域通過フィルタ）17は前記（Ａ）のデコーダ12とＤ
／Ａ変換器13との部分に相当し、位相比較器16の出力か
ら位相差に係る成分のみを取り出し、不要な高周波成分
を減衰させる等のためのものである。このＬＰＦ17の出
力でＶＣＯ18を制御し、入力信号S11 に位相的および周
波数的に追随した出力信号S12 を得る。
ル、アナログの両分野で広く使用されている。図３は従
来使用されているＰＬＬ回路の原理構成図であり、
（Ａ）はディジタル型、（Ｂ）はアナログ型である。同
図（Ａ）において、位相比較器11で入力信号P11 とＶＣ
Ｏ（電圧制御発振器）14の出力信号P12 を分周した信号
P13 とを位相比較し、同位相比較出力をデコーダ12でデ
ィジタルデータにする。同デコーダ12よりのディジタル
データをＤ／Ａ変換器13でアナログ信号にし、同アナロ
グ信号で前記ＶＣＯ14を制御し、入力信号P11 に位相的
および周波数的に追随（ロック）した出力信号P12 を得
る。また、同図（Ｂ）の場合もアナログとディジタルと
の相違があるが、その基本動作は（Ａ）と同様であり、
位相比較器16は入力信号S11 とＶＣＯ18の出力S1２を分
周器19で分周した信号S13 とを比較するもの、ＬＰＦ
（低域通過フィルタ）17は前記（Ａ）のデコーダ12とＤ
／Ａ変換器13との部分に相当し、位相比較器16の出力か
ら位相差に係る成分のみを取り出し、不要な高周波成分
を減衰させる等のためのものである。このＬＰＦ17の出
力でＶＣＯ18を制御し、入力信号S11 に位相的および周
波数的に追随した出力信号S12 を得る。
【０００３】
【発明が解決しようとする課題】前述のように、従来の
ＰＬＬ回路においては図３に示す構成にすることが必須
であった。特に、ディジタル型ＰＬＬ回路（図３Ａ）で
はアナログ型ＰＬＬ回路（図３Ｂ）のようなＬＰＦがな
いため安定した動作が得られる反面、ディスクリートで
組む場合には回路が大きくなるという欠点を有してい
た。本発明は、ディジタル型ＰＬＬ回路に関し、上記欠
点を解決するため、簡略化した回路構成のＰＬＬ回路を
提供することを目的とする。
ＰＬＬ回路においては図３に示す構成にすることが必須
であった。特に、ディジタル型ＰＬＬ回路（図３Ａ）で
はアナログ型ＰＬＬ回路（図３Ｂ）のようなＬＰＦがな
いため安定した動作が得られる反面、ディスクリートで
組む場合には回路が大きくなるという欠点を有してい
た。本発明は、ディジタル型ＰＬＬ回路に関し、上記欠
点を解決するため、簡略化した回路構成のＰＬＬ回路を
提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、所要周波数の
パルス信号を発生する電圧制御発振器と、基準周波数の
入力信号を所定の位相遅延する遅延回路と、前記電圧制
御発振器の出力信号のパルス数を、前記遅延回路よりの
信号でリセットしつつ計数するカウンタと、前記基準周
波数の入力信号をクロック信号とし、前記カウンタより
の計数出力に係るディジタルデータをアナログ信号に変
換し、同変換したアナログ信号で前記電圧制御発振器を
制御するＤ／Ａ変換回路とで構成したディジタルＰＬＬ
回路を提供するものである。
パルス信号を発生する電圧制御発振器と、基準周波数の
入力信号を所定の位相遅延する遅延回路と、前記電圧制
御発振器の出力信号のパルス数を、前記遅延回路よりの
信号でリセットしつつ計数するカウンタと、前記基準周
波数の入力信号をクロック信号とし、前記カウンタより
の計数出力に係るディジタルデータをアナログ信号に変
換し、同変換したアナログ信号で前記電圧制御発振器を
制御するＤ／Ａ変換回路とで構成したディジタルＰＬＬ
回路を提供するものである。
【０００５】
【作用】遅延回路で入力信号を所要の位相遅延し、同遅
延した信号でカウンタをリセットする。従って、カウン
タはリセットされる間、ＶＣＯ出力のパルス数を計数
（カウント）する。カウンタよりの計数データ（ディジ
タル）はＤ／Ａ変換回路でアナログ信号化する。同Ｄ／
Ａ変換回路は前記入力信号をクロック信号とし、同入力
信号が来る毎に上記計数データをアナログ信号化する。
このアナログ信号でＶＣＯの発振を制御し、入力信号に
ロックした所要の位相および周波数の出力信号を得る。
延した信号でカウンタをリセットする。従って、カウン
タはリセットされる間、ＶＣＯ出力のパルス数を計数
（カウント）する。カウンタよりの計数データ（ディジ
タル）はＤ／Ａ変換回路でアナログ信号化する。同Ｄ／
Ａ変換回路は前記入力信号をクロック信号とし、同入力
信号が来る毎に上記計数データをアナログ信号化する。
このアナログ信号でＶＣＯの発振を制御し、入力信号に
ロックした所要の位相および周波数の出力信号を得る。
【０００６】
【実施例】以下、図面に基づいて本発明によるディジタ
ルＰＬＬ回路を説明する。図１は本発明によるディジタ
ルＰＬＬ回路の一実施例を示す要部回路図、図２は図１
を説明するためのタイムチャートである。図１におい
て、P1は基準信号としての入力信号、１は入力信号P1を
所要の位相遅延する遅延回路、２は遅延回路よりの信号
でリセットしつつＶＣＯ出力P3のパルス数の計数をする
カウンタ、３は入力信号P1をクロック信号としてカウン
タからのディジタル信号をアナログ信号に変換するＤ／
Ａ変換回路、４はＤ／Ａ変換回路による制御に従い所要
周波数のパルス信号P3を発振するＶＣＯ（電圧制御発振
器）である。
ルＰＬＬ回路を説明する。図１は本発明によるディジタ
ルＰＬＬ回路の一実施例を示す要部回路図、図２は図１
を説明するためのタイムチャートである。図１におい
て、P1は基準信号としての入力信号、１は入力信号P1を
所要の位相遅延する遅延回路、２は遅延回路よりの信号
でリセットしつつＶＣＯ出力P3のパルス数の計数をする
カウンタ、３は入力信号P1をクロック信号としてカウン
タからのディジタル信号をアナログ信号に変換するＤ／
Ａ変換回路、４はＤ／Ａ変換回路による制御に従い所要
周波数のパルス信号P3を発振するＶＣＯ（電圧制御発振
器）である。
【０００７】次に、本発明の動作について説明する。基
準信号としての入力信号P1は遅延回路１で所定の位相遅
延される（理由は後述）。同遅延回路１の出力をP2とす
る。また、P1とP2との関係を図２に示す。図示の遅延時
間tdは原理上決まったものではなく、予め定め、それを
認識していればよいという性質のものである。遅延回路
１の出力P2はカウンタ２のクリア（CLR ）端子に送ら
れ、カウンタ２はこの信号P2ごとにリセットされる。ま
た、同カウンタ２の入力（IN）端子にはＶＣＯ４の出力
信号P3が帰還入力される。この結果、カウンタ２はP2で
リセットされる間（図示のTr）の出力信号P3のパルス数
を計数（カウント）し、その計数データを出力端（OUT
）からディジタル信号として出力する。そして、この
出力がリセットごとに繰り返される。
準信号としての入力信号P1は遅延回路１で所定の位相遅
延される（理由は後述）。同遅延回路１の出力をP2とす
る。また、P1とP2との関係を図２に示す。図示の遅延時
間tdは原理上決まったものではなく、予め定め、それを
認識していればよいという性質のものである。遅延回路
１の出力P2はカウンタ２のクリア（CLR ）端子に送ら
れ、カウンタ２はこの信号P2ごとにリセットされる。ま
た、同カウンタ２の入力（IN）端子にはＶＣＯ４の出力
信号P3が帰還入力される。この結果、カウンタ２はP2で
リセットされる間（図示のTr）の出力信号P3のパルス数
を計数（カウント）し、その計数データを出力端（OUT
）からディジタル信号として出力する。そして、この
出力がリセットごとに繰り返される。
【０００８】この計数データの基準値（「基準データ」
と称す）は入力信号P1とＶＣＯ出力信号P3とが定まれば
予め判明するものである。Ｄ／Ａ変換回路３はカウンタ
２からの計数データをディジタルからアナログ信号に変
換する。この場合、入力信号P1をクロック（CLK ）信号
とする。従って、入力信号P1が入力されるごとに計数デ
ータのアナログ変換が行われる。この場合、クロック信
号とカウンタ２のリセットタイミングとが同位相である
とＤ／Ａ変換出力は零になってしまう。そのために、カ
ウンタ２のリセットを行わしめるタイミングをずらす必
要があり、前記遅延回路１で遅延するものである。これ
が遅延回路１を設ける理由である。
と称す）は入力信号P1とＶＣＯ出力信号P3とが定まれば
予め判明するものである。Ｄ／Ａ変換回路３はカウンタ
２からの計数データをディジタルからアナログ信号に変
換する。この場合、入力信号P1をクロック（CLK ）信号
とする。従って、入力信号P1が入力されるごとに計数デ
ータのアナログ変換が行われる。この場合、クロック信
号とカウンタ２のリセットタイミングとが同位相である
とＤ／Ａ変換出力は零になってしまう。そのために、カ
ウンタ２のリセットを行わしめるタイミングをずらす必
要があり、前記遅延回路１で遅延するものである。これ
が遅延回路１を設ける理由である。
【０００９】このアナログ変換された電圧がＶＣＯ制御
電圧となってＶＣＯ４における発振周波数を制御する。
このＶＣＯ制御電圧においても前記同様に基準値（「基
準制御電圧」と称す）がＶＣＯ４の特性から予め判明し
ている。そして、ＶＣＯ４は上記基準制御電圧のとき正
規位相および周波数のパルス信号を発振する。また、一
般に、ＶＣＯ制御電圧が基準制御電圧より高くなると発
振周波数は低くなり、低くなると発振周波数は高くな
る。上述から、カウンタ２における計数の結果が基準デ
ータより多く計数された場合には、Ｄ／Ａ変換回路３は
基準制御電圧より高い電圧をＶＣＯ制御電圧として出力
する。この結果、ＶＣＯ４の発振周波数は低くなる。反
対に、カウンタ２における計数の結果が基準データより
少なく計数された場合には、Ｄ／Ａ変換回路３は基準制
御電圧より低い電圧をＶＣＯ制御電圧として出力する。
この結果、ＶＣＯ４の発振周波数は高くなる。これによ
り、ＶＣＯ４は入力信号P1に追随（ロック）し、同P1に
対し一定倍率の周波数の信号P3を出力することになる。
電圧となってＶＣＯ４における発振周波数を制御する。
このＶＣＯ制御電圧においても前記同様に基準値（「基
準制御電圧」と称す）がＶＣＯ４の特性から予め判明し
ている。そして、ＶＣＯ４は上記基準制御電圧のとき正
規位相および周波数のパルス信号を発振する。また、一
般に、ＶＣＯ制御電圧が基準制御電圧より高くなると発
振周波数は低くなり、低くなると発振周波数は高くな
る。上述から、カウンタ２における計数の結果が基準デ
ータより多く計数された場合には、Ｄ／Ａ変換回路３は
基準制御電圧より高い電圧をＶＣＯ制御電圧として出力
する。この結果、ＶＣＯ４の発振周波数は低くなる。反
対に、カウンタ２における計数の結果が基準データより
少なく計数された場合には、Ｄ／Ａ変換回路３は基準制
御電圧より低い電圧をＶＣＯ制御電圧として出力する。
この結果、ＶＣＯ４の発振周波数は高くなる。これによ
り、ＶＣＯ４は入力信号P1に追随（ロック）し、同P1に
対し一定倍率の周波数の信号P3を出力することになる。
【００１０】
【発明の効果】以上説明したように本発明によれば、デ
ィジタルＰＬＬ回路の構成において、カウンタ２が従来
の構成（図３）における位相比較と分周との機能を果た
し、また、Ｄ／Ａ変換回路３がデコーダの機能を兼ねる
ことになり、回路構成を簡略することができる。
ィジタルＰＬＬ回路の構成において、カウンタ２が従来
の構成（図３）における位相比較と分周との機能を果た
し、また、Ｄ／Ａ変換回路３がデコーダの機能を兼ねる
ことになり、回路構成を簡略することができる。
【図１】本発明によるディジタルＰＬＬ回路の一実施例
を示す要部回路図である。
を示す要部回路図である。
【図２】図１を説明するためのタイムチャートである。
【図３】従来のディジタルＰＬＬ回路の一例であって、
（Ａ）はディジタル型、（Ｂ）はアナログ型の要部ブロ
ック図である。
（Ａ）はディジタル型、（Ｂ）はアナログ型の要部ブロ
ック図である。
１ 遅延回路 ２ カウンタ ３ Ｄ／Ａ変換回路 ４ ＶＣＯ（電圧制御発振器） P1 入力信号 P2 遅延回路出力信号 P3 ＶＣＯ出力信号 11 位相比較器 12 デコーダ 13 Ｄ／Ａ変換器 14 ＶＣＯ（電圧制御発振器） 15 分周器 16 位相比較器 17 ＬＰＦ（低域通過フィルタ） 18 ＶＣＯ（電圧制御発振器） 19 分周器
Claims (1)
- 【請求項１】 所要周波数のパルス信号を発生する電圧
制御発振器と、基準周波数の入力信号を所定の位相遅延
する遅延回路と、前記電圧制御発振器の出力信号のパル
ス数を、前記遅延回路よりの信号でリセットしつつ計数
するカウンタと、前記基準周波数の入力信号をクロック
信号とし、前記カウンタよりの計数出力に係るディジタ
ルデータをアナログ信号に変換し、同変換したアナログ
信号で前記電圧制御発振器を制御するＤ／Ａ変換回路と
で構成したことを特徴とするディジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233704A JPH0795051A (ja) | 1993-09-20 | 1993-09-20 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233704A JPH0795051A (ja) | 1993-09-20 | 1993-09-20 | ディジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795051A true JPH0795051A (ja) | 1995-04-07 |
Family
ID=16959245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233704A Pending JPH0795051A (ja) | 1993-09-20 | 1993-09-20 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795051A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG108886A1 (en) * | 2001-12-11 | 2005-02-28 | Sony Corp | Phase locked loop circuit having automatic adjustment for free-running frequency of voltage controlled oscillator |
| KR100588221B1 (ko) * | 2005-03-03 | 2006-06-08 | 엘지전자 주식회사 | 디지털 피엘엘 |
| KR100769690B1 (ko) * | 2006-07-18 | 2007-10-23 | 고려대학교 산학협력단 | 주파수 전압 변환기 기반의 클럭 생성 장치 및 주파수 전압변환기 기반의 클럭 생성 장치를 이용한 인터페이스 장치 |
-
1993
- 1993-09-20 JP JP5233704A patent/JPH0795051A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG108886A1 (en) * | 2001-12-11 | 2005-02-28 | Sony Corp | Phase locked loop circuit having automatic adjustment for free-running frequency of voltage controlled oscillator |
| KR100588221B1 (ko) * | 2005-03-03 | 2006-06-08 | 엘지전자 주식회사 | 디지털 피엘엘 |
| KR100769690B1 (ko) * | 2006-07-18 | 2007-10-23 | 고려대학교 산학협력단 | 주파수 전압 변환기 기반의 클럭 생성 장치 및 주파수 전압변환기 기반의 클럭 생성 장치를 이용한 인터페이스 장치 |
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