JPH0546113A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0546113A JPH0546113A JP23120691A JP23120691A JPH0546113A JP H0546113 A JPH0546113 A JP H0546113A JP 23120691 A JP23120691 A JP 23120691A JP 23120691 A JP23120691 A JP 23120691A JP H0546113 A JPH0546113 A JP H0546113A
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- power supply
- signal
- circuit
- signals
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Abstract
(57)【要約】
【目的】 液晶駆動用半導体集積回路のマルチプレクサ
回路において、液晶駆動電源に接続されたトランジスタ
間での貫通電流をなくすことにより液晶駆動電源の消費
電流を低減することを目的とする。 【構成】 制御信号An 及びMを遅延回路51,52,
53,54に入力し、遅延信号B1,B2,M1,M2
を出力させる。遅延した信号B1,B2,M1,M2と
制御信号CをNANDゲート5,6、NORゲート7,
8に入力する。Pチャネルトランジスタ1,2及びNチ
ャネルトランジスタ3,4は、NANDゲート5,6及
びNORゲート7,8の出力で制御し、液晶出力用端子
Yn に液晶駆動用電圧V1,V2,V3,V4のいずれ
か1つを選択して出力させる。
回路において、液晶駆動電源に接続されたトランジスタ
間での貫通電流をなくすことにより液晶駆動電源の消費
電流を低減することを目的とする。 【構成】 制御信号An 及びMを遅延回路51,52,
53,54に入力し、遅延信号B1,B2,M1,M2
を出力させる。遅延した信号B1,B2,M1,M2と
制御信号CをNANDゲート5,6、NORゲート7,
8に入力する。Pチャネルトランジスタ1,2及びNチ
ャネルトランジスタ3,4は、NANDゲート5,6及
びNORゲート7,8の出力で制御し、液晶出力用端子
Yn に液晶駆動用電圧V1,V2,V3,V4のいずれ
か1つを選択して出力させる。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路(以下、
ICという)に関し、特に液晶駆動用のICに関する。
ICという)に関し、特に液晶駆動用のICに関する。
【0002】
【従来の技術】図7は従来のこの種の半導体集積回路の
構成を示すブロック図である。ICチップ1の液晶駆動
用電源端子V1,V3,V4,V2に液晶駆動電圧を印
加し、その印加された電源端子V1,V3,V4,V2
の各電圧値をn個のマルチプレクサ回路62,63,・
・64(1番目、2番目及びn番目の回路のみ図示す
る)で夫々1つ選択し、液晶用出力端子Y1 ,Y2,・
・Yn に出力する。マルチプレクサ回路62,63,6
4は制御信号回路15の出力信号C,M,A1 ,A2 ,
・・An により制御されている。
構成を示すブロック図である。ICチップ1の液晶駆動
用電源端子V1,V3,V4,V2に液晶駆動電圧を印
加し、その印加された電源端子V1,V3,V4,V2
の各電圧値をn個のマルチプレクサ回路62,63,・
・64(1番目、2番目及びn番目の回路のみ図示す
る)で夫々1つ選択し、液晶用出力端子Y1 ,Y2,・
・Yn に出力する。マルチプレクサ回路62,63,6
4は制御信号回路15の出力信号C,M,A1 ,A2 ,
・・An により制御されている。
【0003】図8はマルチプレクサ回路62,63,6
4の内部回路の具体的構成例を示す。図8に示す内部回
路は、NANDゲート5,6と、NORゲート7,8
と、インバータゲート9,10,11,12と、NAN
Dゲート5,6の出力D1,D2を制御信号とするPチャ
ネルトランジスタ1,2と、NORゲート7,8の出力
D3,D4を制御信号とするNチャネルトランジスタ3,
4とで構成されている。制御信号An 及びC,Mを入力
した場合のタイミングチャートを図9,10に示す。
4の内部回路の具体的構成例を示す。図8に示す内部回
路は、NANDゲート5,6と、NORゲート7,8
と、インバータゲート9,10,11,12と、NAN
Dゲート5,6の出力D1,D2を制御信号とするPチャ
ネルトランジスタ1,2と、NORゲート7,8の出力
D3,D4を制御信号とするNチャネルトランジスタ3,
4とで構成されている。制御信号An 及びC,Mを入力
した場合のタイミングチャートを図9,10に示す。
【0004】図9のタイミングチャートは、制御信号
C,Mとして同一のデータを入力した場合のものであ
る。制御信号C,Mが高電位(以下、“H”とする)の
とき、制御信号An が低電位(以下、“L”とする)か
ら“H”に変化すると(変化点1)、信号D1,D2が
夫々“H”→“L”,“L”→“H”に変化し、信号D
3,D4は“L”のままなので、出力端子Yn の信号は
電源端子V3の電位から電源端子V1の電位値に変化す
る。
C,Mとして同一のデータを入力した場合のものであ
る。制御信号C,Mが高電位(以下、“H”とする)の
とき、制御信号An が低電位(以下、“L”とする)か
ら“H”に変化すると(変化点1)、信号D1,D2が
夫々“H”→“L”,“L”→“H”に変化し、信号D
3,D4は“L”のままなので、出力端子Yn の信号は
電源端子V3の電位から電源端子V1の電位値に変化す
る。
【0005】次に、制御信号C,Mを“H”→“L”に
変化させると(変化点2)、信号D2,D3は“L”→
“H”に変化し、信号D1,D4は夫々“H”、“L”
のままなので、出力端子Yn の信号は電源端子V3の電
圧値から電源端子V4の電圧値に変化する。
変化させると(変化点2)、信号D2,D3は“L”→
“H”に変化し、信号D1,D4は夫々“H”、“L”
のままなので、出力端子Yn の信号は電源端子V3の電
圧値から電源端子V4の電圧値に変化する。
【0006】その後、制御信号C,Mが“L”のとき、
制御信号An が“L”から“H”に変化すると(変化点
3)、信号D3,D4が夫々“H”→“L”、“L”→
“H”に変化し、信号D1,D2は“H”のままなの
で、出力端子Yn の信号は電源電位V4の電圧値から電
源電位V2の電圧値に変化する。
制御信号An が“L”から“H”に変化すると(変化点
3)、信号D3,D4が夫々“H”→“L”、“L”→
“H”に変化し、信号D1,D2は“H”のままなの
で、出力端子Yn の信号は電源電位V4の電圧値から電
源電位V2の電圧値に変化する。
【0007】以上のように、図9のタイミングチャート
の変化点1,2,3における出力端子Yn の信号の変化
を説明したが、変化点4,5においても、Yn 信号は同
様な考え方で変化している。
の変化点1,2,3における出力端子Yn の信号の変化
を説明したが、変化点4,5においても、Yn 信号は同
様な考え方で変化している。
【0008】図10のタイミングチャートは、制御信号
C,Mのデータを相互に異ならせた場合のものである。
制御信号C,Mが夫々“H”,“L”のとき、制御信号
Anが“L”→“H”に変化すると(変化点1)、信号
D1,D3が“H”→“L”に変化し、信号D2,D4
は夫々“H”,“L”のままなので、出力端子Yn の信
号は電源端子V4の電圧値から電源端子V1の電圧値に
変化する。
C,Mのデータを相互に異ならせた場合のものである。
制御信号C,Mが夫々“H”,“L”のとき、制御信号
Anが“L”→“H”に変化すると(変化点1)、信号
D1,D3が“H”→“L”に変化し、信号D2,D4
は夫々“H”,“L”のままなので、出力端子Yn の信
号は電源端子V4の電圧値から電源端子V1の電圧値に
変化する。
【0009】次に、制御信号C,Mを夫々“H”→
“L”,“L”→“H”に変化させると(変化点2)、
信号D2,D3が“H”→“L”に変化し、信号D1,
D4は夫々“H”,“L”のままなので、Yn 信号は電
源端子V4の電圧値から電源端子V3の電圧値に変化す
る。
“L”,“L”→“H”に変化させると(変化点2)、
信号D2,D3が“H”→“L”に変化し、信号D1,
D4は夫々“H”,“L”のままなので、Yn 信号は電
源端子V4の電圧値から電源端子V3の電圧値に変化す
る。
【0010】また、次に制御信号C,Mが夫々“L”,
“H”のとき、制御信号An が“L”→“H”に変化す
ると(変化点3)、信号D2,D4が“L”→“H”に
変化し、信号D1,D3は夫々“H”,“L”のままな
ので、Yn 信号は電源端子V3の電位から電源端子V2
の電圧値に変化する。
“H”のとき、制御信号An が“L”→“H”に変化す
ると(変化点3)、信号D2,D4が“L”→“H”に
変化し、信号D1,D3は夫々“H”,“L”のままな
ので、Yn 信号は電源端子V3の電位から電源端子V2
の電圧値に変化する。
【0011】以上のように、図10のタイミングチャー
トの変化点1,2,3によるYn 信号の変化を説明した
が、変化点4,5においてもYn 信号は同様な考えで変
化している。
トの変化点1,2,3によるYn 信号の変化を説明した
が、変化点4,5においてもYn 信号は同様な考えで変
化している。
【0012】
【発明が解決しようとする課題】近時、液晶駆動用IC
としては、液晶駆動用電圧の高電圧化及び液晶駆動用端
子の増大化が要求されている。しかし、上述した従来の
液晶駆動用ICでは、図9,10のタイミングチャート
から明らかなように、信号D1,D2,D3,D4は常
に同じタイミングで変化するため、電源端子V1,V
2,V3,V4に接続された各電源には、信号D1,D
2,D3,D4の変化点において、貫通電流が一瞬流れ
ることになる。また、貫通電流が一瞬流れることによ
り、電源端子V1,V2,V3,V4の電源波形にノイ
ズが発生することになる。
としては、液晶駆動用電圧の高電圧化及び液晶駆動用端
子の増大化が要求されている。しかし、上述した従来の
液晶駆動用ICでは、図9,10のタイミングチャート
から明らかなように、信号D1,D2,D3,D4は常
に同じタイミングで変化するため、電源端子V1,V
2,V3,V4に接続された各電源には、信号D1,D
2,D3,D4の変化点において、貫通電流が一瞬流れ
ることになる。また、貫通電流が一瞬流れることによ
り、電源端子V1,V2,V3,V4の電源波形にノイ
ズが発生することになる。
【0013】図11は図9のタイミングチャートの変化
点1,4における電源端子V1の電源波形を示す。信号
An が“L”→“H”に変化する変化点1において、信
号D1,D2は図8のPチャネルトランジスタ1,2の
ゲート容量及び配線容量のために、波形の立ち上がり及
び立ち下がりが図11の信号D1,D2のように遅れし
まう。そのため、Pチャネルトランジスタ1,2の双方
がオンする期間が一瞬発生してしまい、電源端子V1の
電源から電源端子V3の電源に電流が流れてしまう。そ
の結果、図11のV1波形に示すように、電源ノイズが
発生することになる。
点1,4における電源端子V1の電源波形を示す。信号
An が“L”→“H”に変化する変化点1において、信
号D1,D2は図8のPチャネルトランジスタ1,2の
ゲート容量及び配線容量のために、波形の立ち上がり及
び立ち下がりが図11の信号D1,D2のように遅れし
まう。そのため、Pチャネルトランジスタ1,2の双方
がオンする期間が一瞬発生してしまい、電源端子V1の
電源から電源端子V3の電源に電流が流れてしまう。そ
の結果、図11のV1波形に示すように、電源ノイズが
発生することになる。
【0014】信号Anが“H”→“L”に変化する変化
点4においても、電源端子V1の電圧波形には電源ノイ
ズが発生する。同様に、他の変化点2,3,5において
も、各電源波形に貫通電流が流れ、電源ノイズが発生す
ることになる。
点4においても、電源端子V1の電圧波形には電源ノイ
ズが発生する。同様に、他の変化点2,3,5において
も、各電源波形に貫通電流が流れ、電源ノイズが発生す
ることになる。
【0015】以上のような電源ノイズは液晶駆動用電圧
の高電圧化及び液晶駆動用端子の増大化が進めば、液晶
駆動用電源間に流れる貫通電流が増大し、液晶駆動用電
源の消費電流が増大するという問題点がある。
の高電圧化及び液晶駆動用端子の増大化が進めば、液晶
駆動用電源間に流れる貫通電流が増大し、液晶駆動用電
源の消費電流が増大するという問題点がある。
【0016】本発明はかかる問題点に鑑みてなされたも
のであって、液晶駆動用電源間に貫通電流が流れること
を防止し、液晶駆動用電源の消費電流を減少させること
ができる半導体集積回路を提供することを目的とする。
のであって、液晶駆動用電源間に貫通電流が流れること
を防止し、液晶駆動用電源の消費電流を減少させること
ができる半導体集積回路を提供することを目的とする。
【0017】
【課題を解決するための手段】本発明に係る半導体集積
回路は、少なくともマルチプレクサ回路を内蔵した半導
体集積回路において、前記マルチプレクサ回路の制御信
号の立ち上がり及び立ち下がり信号の変化点を遅延させ
る遅延回路を有することを特徴とする。
回路は、少なくともマルチプレクサ回路を内蔵した半導
体集積回路において、前記マルチプレクサ回路の制御信
号の立ち上がり及び立ち下がり信号の変化点を遅延させ
る遅延回路を有することを特徴とする。
【0018】
【作用】本発明においては、マルチプレクサ回路の制御
信号を遅延回路が遅延させるので、液晶駆動用電源に接
続されたトランジスタ間の貫通電流の発生が防止され、
液晶駆動用電源の消費電流が減少する。
信号を遅延回路が遅延させるので、液晶駆動用電源に接
続されたトランジスタ間の貫通電流の発生が防止され、
液晶駆動用電源の消費電流が減少する。
【0019】
【実施例】次に、本発明の実施例について、添付の図面
を参照して説明する。
を参照して説明する。
【0020】図1は本発明の実施例に係る半導体集積回
路を示すブロック図、図2は、図1に示すマルチプレク
サ22,23,24及び遅延回路26,27の具体例を
示す回路図である。図1に示すように、ICチップ21
の液晶駆動用電源端子V1,V3,V4,V2に液晶駆
動用電圧を印加し、その印加された電源端子V1,V
3,V4,V2の各電圧値をn個のマルチプレクサ回路
22,23,・・24(図中、3個の回路のみ示す)に
入力する。入力された電源端子V1,V3,V4,V2
の各電圧値の1つを、マルチプレクサ回路22,23,
・・24が選択し、夫々液晶用出力端子Y1 ,Y2 ,・
・Yn に出力する。また、マルチプレクサ回路22,2
3,・・24は制御信号回路25の出力信号A1 ,A
2 ,・・An,C,M(M1,M2)により制御されて
いる。遅延回路26,27は制御信号Mを遅延信号M
1,M2に変換するための回路である。
路を示すブロック図、図2は、図1に示すマルチプレク
サ22,23,24及び遅延回路26,27の具体例を
示す回路図である。図1に示すように、ICチップ21
の液晶駆動用電源端子V1,V3,V4,V2に液晶駆
動用電圧を印加し、その印加された電源端子V1,V
3,V4,V2の各電圧値をn個のマルチプレクサ回路
22,23,・・24(図中、3個の回路のみ示す)に
入力する。入力された電源端子V1,V3,V4,V2
の各電圧値の1つを、マルチプレクサ回路22,23,
・・24が選択し、夫々液晶用出力端子Y1 ,Y2 ,・
・Yn に出力する。また、マルチプレクサ回路22,2
3,・・24は制御信号回路25の出力信号A1 ,A
2 ,・・An,C,M(M1,M2)により制御されて
いる。遅延回路26,27は制御信号Mを遅延信号M
1,M2に変換するための回路である。
【0021】次に、図2を参照して、マルチプレクサ回
路22,23,24及び遅延回路53,54の構成を説
明する。先ず、マルチプレクサ回路22,23,24
は、NANDゲート5,6と、NORゲート7,8と、
インバータゲート9,10,11,12と、遅延回路5
1,52と、NANDゲート5,6の出力を制御信号と
するPチャネルトランジスタ1,2と、NORゲート
7,8の出力を制御信号とするNチャネルトランジスタ
3,4とで構成されている。
路22,23,24及び遅延回路53,54の構成を説
明する。先ず、マルチプレクサ回路22,23,24
は、NANDゲート5,6と、NORゲート7,8と、
インバータゲート9,10,11,12と、遅延回路5
1,52と、NANDゲート5,6の出力を制御信号と
するPチャネルトランジスタ1,2と、NORゲート
7,8の出力を制御信号とするNチャネルトランジスタ
3,4とで構成されている。
【0022】図2に示すように、遅延回路51はインバ
ータゲート41,42,43、NANDゲート47、コ
ンデンサ48により構成されている。
ータゲート41,42,43、NANDゲート47、コ
ンデンサ48により構成されている。
【0023】図3は遅延回路51のタイミングチャート
を示す。図2のインバータゲート9に入力される制御信
号An として、図3に示すタイミングの制御信号An が
入力されると、遅延回路51のノードB3の波形の変化
は、コンデンサ48の充電時間のため、波形の立ち上が
り及び立ち下がりに遅延を生じる。そのため、遅延回路
51の出力B1は、図3に示すように、制御信号An の
波形の立ち上がりよりも遅延することになる。
を示す。図2のインバータゲート9に入力される制御信
号An として、図3に示すタイミングの制御信号An が
入力されると、遅延回路51のノードB3の波形の変化
は、コンデンサ48の充電時間のため、波形の立ち上が
り及び立ち下がりに遅延を生じる。そのため、遅延回路
51の出力B1は、図3に示すように、制御信号An の
波形の立ち上がりよりも遅延することになる。
【0024】また、図2の遅延回路52も同様に、イン
バータゲート44,45,46、NANDゲート49、
及びコンデンサ50により構成されている。遅延回路5
2には、図2に示すように、制御信号Anがインバータ
ゲート9により反転した反転信号(An){本明細書で
は、便宜上反転信号を()で囲んで示す。図面において
は、通常の現し方に倣って、記号の上にバーを付して反
転信号を現す}が入力すると、図3に示すように、遅延
回路52のノードB4の波形はコンデンサ50の充電時
間のために遅延を生じる。そのため、遅延回路52の出
力B2は図3に示すように、制御信号(An)の立ち上
がりよりも遅延されることになる。
バータゲート44,45,46、NANDゲート49、
及びコンデンサ50により構成されている。遅延回路5
2には、図2に示すように、制御信号Anがインバータ
ゲート9により反転した反転信号(An){本明細書で
は、便宜上反転信号を()で囲んで示す。図面において
は、通常の現し方に倣って、記号の上にバーを付して反
転信号を現す}が入力すると、図3に示すように、遅延
回路52のノードB4の波形はコンデンサ50の充電時
間のために遅延を生じる。そのため、遅延回路52の出
力B2は図3に示すように、制御信号(An)の立ち上
がりよりも遅延されることになる。
【0025】次に、遅延回路53,54の構成につい
て、図2を参照して説明する。遅延回路53、54の内
部回路を図2に示すように、遅延回路53,54は遅延
回路51,52と略同様の構成であり、インバータゲー
ト30〜35、NANDゲート36,37、及びコンデ
ンサ38,39で構成されている。
て、図2を参照して説明する。遅延回路53、54の内
部回路を図2に示すように、遅延回路53,54は遅延
回路51,52と略同様の構成であり、インバータゲー
ト30〜35、NANDゲート36,37、及びコンデ
ンサ38,39で構成されている。
【0026】図4は遅延回路53,54のタイミングチ
ャートを示す。遅延回路53,54に制御信号Mとし
て、図4に示す波形の信号を入力すると、遅延回路53
のノードM3の信号はコンデンサ38のために、図4に
示す制御信号M3のように遅延される。そして、遅延回
路53の出力信号M1の立ち上がりは、図4に示すよう
に、制御信号Mの立ち上がりよりも遅れることになる。
同様に、遅延回路54もコンデンサ39のためにノード
M4の信号は図4に示すように遅延される。そのため、
遅延回路54の出力信号M2の立ち下がりは、制御信号
Mの立ち下がりよりも遅れることになる。
ャートを示す。遅延回路53,54に制御信号Mとし
て、図4に示す波形の信号を入力すると、遅延回路53
のノードM3の信号はコンデンサ38のために、図4に
示す制御信号M3のように遅延される。そして、遅延回
路53の出力信号M1の立ち上がりは、図4に示すよう
に、制御信号Mの立ち上がりよりも遅れることになる。
同様に、遅延回路54もコンデンサ39のためにノード
M4の信号は図4に示すように遅延される。そのため、
遅延回路54の出力信号M2の立ち下がりは、制御信号
Mの立ち下がりよりも遅れることになる。
【0027】次に、図2の制御信号An ,C,Mとし
て、図5、6に示す波形の信号を入力した場合の各部分
の信号波形について、図5,図6を参照して説明する。
図5のタイミングチャートは、制御信号C,Mのデータ
を同じ波形にした場合である。制御信号C,Mが“H”
のとき、制御信号Anが“L”→“H”に変化すると
(変化点1)、信号B2は“H”→“L”に変化する
が、信号B1は遅延回路51で図5の期間6だけ遅延さ
れて、“L”→“H”に変化する。信号D1,D2は同
じタイミングで変化せず、信号D2が“L”→“H”に
変化した後には、期間6だけ遅延されてから、信号D1
が“H”→“L”に変化する。そのため、Pチャネルト
ランジスタ2がオフしてから、Pチャネルトランジスタ
1がオンするので、電源端子V1の電源から電源端子V
3の電源に流れる電流経路がなくなり、その結果、電源
端子V1−V3の電源間での貫通電流の発生がなくな
る。
て、図5、6に示す波形の信号を入力した場合の各部分
の信号波形について、図5,図6を参照して説明する。
図5のタイミングチャートは、制御信号C,Mのデータ
を同じ波形にした場合である。制御信号C,Mが“H”
のとき、制御信号Anが“L”→“H”に変化すると
(変化点1)、信号B2は“H”→“L”に変化する
が、信号B1は遅延回路51で図5の期間6だけ遅延さ
れて、“L”→“H”に変化する。信号D1,D2は同
じタイミングで変化せず、信号D2が“L”→“H”に
変化した後には、期間6だけ遅延されてから、信号D1
が“H”→“L”に変化する。そのため、Pチャネルト
ランジスタ2がオフしてから、Pチャネルトランジスタ
1がオンするので、電源端子V1の電源から電源端子V
3の電源に流れる電流経路がなくなり、その結果、電源
端子V1−V3の電源間での貫通電流の発生がなくな
る。
【0028】以上、図5のタイミングチャートの変化点
1について説明したが、他の変化点2,3,4,5につ
いても、夫々遅延期間8,9,7,10により、Pチャ
ネルトランジスタ1,2及びNチャネルトランジスタ
3,4のスイッチング時に発生する貫通電流の発生を解
消することができる。
1について説明したが、他の変化点2,3,4,5につ
いても、夫々遅延期間8,9,7,10により、Pチャ
ネルトランジスタ1,2及びNチャネルトランジスタ
3,4のスイッチング時に発生する貫通電流の発生を解
消することができる。
【0029】図6に示すタイミングチャートは、制御信
号C,Mのデータを相互に異ならせた場合のものであ
る。図6のタイミングチャートも、図5のタイミングチ
ャートと同じように、各変化点1,2,3,4,5にお
いて、夫々遅延期間6,8,9,7,10を図2の遅延
回路51〜54により付加することができるので、Pチ
ャネルトランジスタ1,2及びNチャネルトランジスタ
3,4のスイッチング時に発生する貫通電流の発生を防
止することができる。
号C,Mのデータを相互に異ならせた場合のものであ
る。図6のタイミングチャートも、図5のタイミングチ
ャートと同じように、各変化点1,2,3,4,5にお
いて、夫々遅延期間6,8,9,7,10を図2の遅延
回路51〜54により付加することができるので、Pチ
ャネルトランジスタ1,2及びNチャネルトランジスタ
3,4のスイッチング時に発生する貫通電流の発生を防
止することができる。
【0030】
【発明の効果】以上説明したように、本発明の液晶駆動
用ICは、マルチプレクサ回路の制御信号を複数の遅延
回路で遅延することにより液晶駆動用電源に接続された
トランジスタ間での貫通電流をなくし、液晶駆動用電源
の消費電流を減少させることができるという効果を奏す
る。
用ICは、マルチプレクサ回路の制御信号を複数の遅延
回路で遅延することにより液晶駆動用電源に接続された
トランジスタ間での貫通電流をなくし、液晶駆動用電源
の消費電流を減少させることができるという効果を奏す
る。
【図1】本発明の実施例に係る半導体集積回路を示すブ
ロック図である。
ロック図である。
【図2】図1に示した回路のマルチプレクサ及び遅延回
路の具体的構成を示す回路図である。
路の具体的構成を示す回路図である。
【図3】同じく本実施例のタイミングチャート図であ
る。
る。
【図4】同じく本実施例のタイミングチャート図であ
る。
る。
【図5】同じく本実施例のタイミングチャート図であ
る。
る。
【図6】同じく本実施例のタイミングチャート図であ
る。
る。
【図7】従来の半導体集積回路を示すブロック図であ
る。
る。
【図8】図7に示した回路のマルチプレクサを示す回路
図である。
図である。
【図9】従来回路の各部におけるタイミングチャート図
である。
である。
【図10】同じく従来回路のタイミングチャート図であ
る。
る。
【図11】同じく従来回路のタイミングチャート図であ
る。
る。
1,2;Pチャネルトランジスタ 3,4;Nチャネルトランジスタ 5,6,36,37,47,49;NANDゲート 7,8;NORゲート 30〜35,41〜46;インバータゲート 51〜54;遅延回路
Claims (1)
- 【請求項1】 少なくともマルチプレクサ回路を内蔵し
た半導体集積回路において、前記マルチプレクサ回路の
制御信号の立ち上がり及び立ち下がり信号の変化点を遅
延させる遅延回路を有することを特徴とする半導体集積
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23120691A JPH0546113A (ja) | 1991-08-16 | 1991-08-16 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23120691A JPH0546113A (ja) | 1991-08-16 | 1991-08-16 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0546113A true JPH0546113A (ja) | 1993-02-26 |
Family
ID=16920007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23120691A Pending JPH0546113A (ja) | 1991-08-16 | 1991-08-16 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0546113A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5747979A (en) * | 1995-09-12 | 1998-05-05 | Sharp Kabushiki Kaisha | Multiple value voltage output circuit and liquid crystal display driving circuit |
US6559677B2 (en) | 2000-11-21 | 2003-05-06 | Oki Electric Industry Co.., Ltd. | Driving circuit for LCD |
JP2005024583A (ja) * | 2003-06-30 | 2005-01-27 | Renesas Technology Corp | 液晶駆動装置 |
JP2006171301A (ja) * | 2004-12-15 | 2006-06-29 | Sony Corp | 表示装置 |
JP2010277107A (ja) * | 2010-07-22 | 2010-12-09 | Renesas Electronics Corp | 液晶駆動装置 |
-
1991
- 1991-08-16 JP JP23120691A patent/JPH0546113A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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