JP2605565B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特にＣＭＯＳインバータを多段に縦続接続してなる
遅延回路を備えた半導体集積回路に関する。
し、特にＣＭＯＳインバータを多段に縦続接続してなる
遅延回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】遅延回路は、半導体集積回路に搭載され
たシステムにおいて回路間の動作タイミングの調整を図
るために用いられる。図５の（ａ）は、この種用途に用
いられる従来の遅延回路の回路図である。同図におい
て、ＱｐはｐチャネルＭＯＳトランジスタ（以下、ｐ−
Ｔｒと記す）、ＱｎはｎチャネルＭＯＳトランジスタ
（以下、ｎ−Ｔｒと記す）であって、対となったｐ−Ｔ
ｒとｎ−ＴｒとによってＣＭＯＳインバータが構成され
ている。即ち、遅延回路は、ＣＭＯＳインバータが複数
段縦続接続された構成となっている。同図に示されるよ
うに、ｐ−Ｔｒにおいては、ソースと基板とが外部電源
Ｖext （Ｖext は外部電源または外部電源電圧を示す）
に共通に接続され、ｎ−Ｔｒでは、ソースと基板とが共
に接地されている。
たシステムにおいて回路間の動作タイミングの調整を図
るために用いられる。図５の（ａ）は、この種用途に用
いられる従来の遅延回路の回路図である。同図におい
て、ＱｐはｐチャネルＭＯＳトランジスタ（以下、ｐ−
Ｔｒと記す）、ＱｎはｎチャネルＭＯＳトランジスタ
（以下、ｎ−Ｔｒと記す）であって、対となったｐ−Ｔ
ｒとｎ−ＴｒとによってＣＭＯＳインバータが構成され
ている。即ち、遅延回路は、ＣＭＯＳインバータが複数
段縦続接続された構成となっている。同図に示されるよ
うに、ｐ−Ｔｒにおいては、ソースと基板とが外部電源
Ｖext （Ｖext は外部電源または外部電源電圧を示す）
に共通に接続され、ｎ−Ｔｒでは、ソースと基板とが共
に接地されている。
【０００３】図５の（ｂ）は、この遅延回路による遅延
の外部電源電圧依存性を示すグラフである。同図に示さ
れるように、外部電源電圧Ｖext が高くなるにつれ、遅
延は短縮される。これは電源電圧が上昇するにつれ、ｐ
−Ｔｒおよびｎ−Ｔｒの電流駆動能力が高まることによ
る。
の外部電源電圧依存性を示すグラフである。同図に示さ
れるように、外部電源電圧Ｖext が高くなるにつれ、遅
延は短縮される。これは電源電圧が上昇するにつれ、ｐ
−Ｔｒおよびｎ−Ｔｒの電流駆動能力が高まることによ
る。
【０００４】図６の（ａ）は、遅延回路の第２の従来例
を示す回路図である。この回路では、ｐ−Ｔｒのソース
と基板には、共に集積回路内に設けられた内部降圧電源
回路の内部降圧電圧Ｖint が印加されている。この場
合、内部降圧電圧Ｖint が外部電源レベルに依存しない
ものとすると、この回路構成による遅延は、図６の
（ｂ）に示されるように、外部電源電圧Ｖext に依存せ
ずに一定となる。
を示す回路図である。この回路では、ｐ−Ｔｒのソース
と基板には、共に集積回路内に設けられた内部降圧電源
回路の内部降圧電圧Ｖint が印加されている。この場
合、内部降圧電圧Ｖint が外部電源レベルに依存しない
ものとすると、この回路構成による遅延は、図６の
（ｂ）に示されるように、外部電源電圧Ｖext に依存せ
ずに一定となる。
【０００５】図７の（ａ）は、上述した従来の遅延回路
を搭載した半導体集積回路の一例を示すブロック図であ
る。同図において、１はメモリセルアレイ部、２はデー
タ出力用の周辺回路、３はバッファ等を含む周辺回路、
４ａは、上述した従来の遅延回路である。同図に示され
るように、メモリセルアレイ部１の電源には、内部降圧
電圧Ｖint が、周辺回路２、３の電源には外部電源電圧
Ｖext が用いられている。
を搭載した半導体集積回路の一例を示すブロック図であ
る。同図において、１はメモリセルアレイ部、２はデー
タ出力用の周辺回路、３はバッファ等を含む周辺回路、
４ａは、上述した従来の遅延回路である。同図に示され
るように、メモリセルアレイ部１の電源には、内部降圧
電圧Ｖint が、周辺回路２、３の電源には外部電源電圧
Ｖext が用いられている。
【０００６】内部降圧電圧Ｖint が外部電源レベルに依
存せずに一定な場合、図７の（ｂ）において実線で示さ
れるように、セルアレイ部１からデータが出力される時
刻Ａは、外部電源レベルによらずほぼ一定となる。一
方、データ出力用の周辺回路２は、アレイからのデータ
出力が終了した後、動作しなければならないが、この動
作開始タイミングは、回路外部からのトリガーを遅延回
路４ａにおいて適当な時間遅らせることによって調節さ
れる。この遅延回路として上記第１の従来例を用いた場
合、データ出力回路動作開始の信号がデータ出力用回路
に届く時刻Ｄ１は、図７の（ｂ）において、一点鎖線で
示されるように外部電源電圧の高い側で遅れが少なくな
るため、外部電源電圧の高い側でデータ出力回路動作を
保障するように遅延回路の遅延時間を決定しなければな
らない。
存せずに一定な場合、図７の（ｂ）において実線で示さ
れるように、セルアレイ部１からデータが出力される時
刻Ａは、外部電源レベルによらずほぼ一定となる。一
方、データ出力用の周辺回路２は、アレイからのデータ
出力が終了した後、動作しなければならないが、この動
作開始タイミングは、回路外部からのトリガーを遅延回
路４ａにおいて適当な時間遅らせることによって調節さ
れる。この遅延回路として上記第１の従来例を用いた場
合、データ出力回路動作開始の信号がデータ出力用回路
に届く時刻Ｄ１は、図７の（ｂ）において、一点鎖線で
示されるように外部電源電圧の高い側で遅れが少なくな
るため、外部電源電圧の高い側でデータ出力回路動作を
保障するように遅延回路の遅延時間を決定しなければな
らない。
【０００７】上記第２の従来例を用いた場合でも、遅延
回路前後のバッファ等周辺回路の遅延特性の影響を受け
るため、全体としての遅延時間Ｄ２は、図７の（ｂ）に
おいて点線で示されるように、第１の従来例の場合と同
様の傾向を示す。
回路前後のバッファ等周辺回路の遅延特性の影響を受け
るため、全体としての遅延時間Ｄ２は、図７の（ｂ）に
おいて点線で示されるように、第１の従来例の場合と同
様の傾向を示す。
【０００８】
【発明が解決しようとする課題】上述した従来技術で
は、電源電圧の高い側で半導体集積回路の動作を保障す
るように遅延回路の遅延時間を決定するため、回路の動
作保障電源電圧範囲が図７の（ｂ）で図示された範囲内
にあるものとすると、Ｌ１、Ｌ２で示されるように、電
源電圧の低い側で遅延の冗長が生じる。そして、半導体
集積回路においてはそのデータ出力速度は、図７の
（ｂ）において点Ｘで示す遅延時間によって律速される
ことになる。すなわち、従来技術では遅延回路の遅延時
間に電源電圧依存性があることにより、回路動作に遅延
の冗長が生じ、この冗長により半導体集積回路の動作速
度が律速され、動作の高速化が阻害されるという問題が
あった。
は、電源電圧の高い側で半導体集積回路の動作を保障す
るように遅延回路の遅延時間を決定するため、回路の動
作保障電源電圧範囲が図７の（ｂ）で図示された範囲内
にあるものとすると、Ｌ１、Ｌ２で示されるように、電
源電圧の低い側で遅延の冗長が生じる。そして、半導体
集積回路においてはそのデータ出力速度は、図７の
（ｂ）において点Ｘで示す遅延時間によって律速される
ことになる。すなわち、従来技術では遅延回路の遅延時
間に電源電圧依存性があることにより、回路動作に遅延
の冗長が生じ、この冗長により半導体集積回路の動作速
度が律速され、動作の高速化が阻害されるという問題が
あった。
【０００９】また、一般に半導体集積回路を設計する際
に、可能な限り動作速度を高めようとして図においてＬ
１、Ｌ２で示した遅延の冗長を減縮しようとすると、電
源電圧の高い側で図においてＭで示す動作マージンが不
足するという問題が起こる。
に、可能な限り動作速度を高めようとして図においてＬ
１、Ｌ２で示した遅延の冗長を減縮しようとすると、電
源電圧の高い側で図においてＭで示す動作マージンが不
足するという問題が起こる。
【００１０】従って、本願発明の目的とするところは、
遅延回路の遅延時間の電源電圧依存性を適正化して遅延
の冗長を削減し、このことにより、半導体集積回路の動
作高速化を達成しうるようにし、また回路動作の低速化
を招くことなく、動作マージンを増加させうるようにす
ることである。
遅延回路の遅延時間の電源電圧依存性を適正化して遅延
の冗長を削減し、このことにより、半導体集積回路の動
作高速化を達成しうるようにし、また回路動作の低速化
を招くことなく、動作マージンを増加させうるようにす
ることである。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
においては、遅延回路を構成するＣＭＯＳインバータの
少なくともいくつかの段において、ｐ−Ｔｒのソースと
基板とをそれぞれ別の電源に接続する。その際、ソース
と基板とが別々の電源に接続されたｐ−Ｔｒを構成要素
とするインバータの段数は、遅延時間の外部電源電圧依
存性ををなくすか、あるいは遅延回路によるタイミング
調整の対象となっている回路（上述の例ではメモリセル
アレイ部１）の遅延時間の外部電源電圧依存性に近い特
性となるように決定される。
においては、遅延回路を構成するＣＭＯＳインバータの
少なくともいくつかの段において、ｐ−Ｔｒのソースと
基板とをそれぞれ別の電源に接続する。その際、ソース
と基板とが別々の電源に接続されたｐ−Ｔｒを構成要素
とするインバータの段数は、遅延時間の外部電源電圧依
存性ををなくすか、あるいは遅延回路によるタイミング
調整の対象となっている回路（上述の例ではメモリセル
アレイ部１）の遅延時間の外部電源電圧依存性に近い特
性となるように決定される。
【００１２】
【作用】半導体集積回路において、ｐ−Ｔｒのソースと
基板とに別々の電圧を印加した場合、両者に同じ電圧を
印加した場合と比較してしきい値電圧ＶT が変化を受け
る。この現象は一般にバックゲート効果と呼ばれるもの
であり、基板バイアスが加わった場合のしきい値電圧は
近似的に次式で与えられる。 ＶT ＝ＶT0−γ・√ＶB ＶT0：基板バイアスのない状態でのしきい値電圧、γ：
基板表面の状態できまる定数、ＶB ：ソースからみた基
板電位 ここで、ｐ−Ｔｒのソースに一定値に維持された内部降
下電圧が印加され、その基板に外部電源電圧が印加され
たものとすると、外部電源電圧が上がるとしきい値電圧
ＶT は（その絶対値が）大きくなる。
基板とに別々の電圧を印加した場合、両者に同じ電圧を
印加した場合と比較してしきい値電圧ＶT が変化を受け
る。この現象は一般にバックゲート効果と呼ばれるもの
であり、基板バイアスが加わった場合のしきい値電圧は
近似的に次式で与えられる。 ＶT ＝ＶT0−γ・√ＶB ＶT0：基板バイアスのない状態でのしきい値電圧、γ：
基板表面の状態できまる定数、ＶB ：ソースからみた基
板電位 ここで、ｐ−Ｔｒのソースに一定値に維持された内部降
下電圧が印加され、その基板に外部電源電圧が印加され
たものとすると、外部電源電圧が上がるとしきい値電圧
ＶT は（その絶対値が）大きくなる。
【００１３】しきい値電圧（の絶対値）が上昇すると、
ソース−ドレイン間電流ＩDSは、次式で与えられるよう
に減少する。 ＩDS＝β［（ＶGS−ＶT ）ＶDS−ＶDS 2 ／２］：非飽和
領域 ＩDS＝β（ＶGS−ＶT ）2 ／２：飽和領域 このことは、ソースに一定電圧、基板に外部電源が接続
されたトランジスタにおいては、外部電源電圧が上昇す
るとトランジスタの電流駆動能力が低下することを意味
する。従って、このトランジスタを、遅延回路を構成す
るインバータに用いた場合には外部電源電圧の上昇につ
れて遅延が増大する。
ソース−ドレイン間電流ＩDSは、次式で与えられるよう
に減少する。 ＩDS＝β［（ＶGS−ＶT ）ＶDS−ＶDS 2 ／２］：非飽和
領域 ＩDS＝β（ＶGS−ＶT ）2 ／２：飽和領域 このことは、ソースに一定電圧、基板に外部電源が接続
されたトランジスタにおいては、外部電源電圧が上昇す
るとトランジスタの電流駆動能力が低下することを意味
する。従って、このトランジスタを、遅延回路を構成す
るインバータに用いた場合には外部電源電圧の上昇につ
れて遅延が増大する。
【００１４】本発明では、ソースと基板とに別々の電源
が接続されたｐ−Ｔｒが上記の特徴をもつことを利用し
て、このように接続されたｐ−Ｔｒをもつインバータと
他のインバータやバッファを組み合わせて、遅延時間の
外部電圧依存性に任意の特性を与えうるようにしてい
る。
が接続されたｐ−Ｔｒが上記の特徴をもつことを利用し
て、このように接続されたｐ−Ｔｒをもつインバータと
他のインバータやバッファを組み合わせて、遅延時間の
外部電圧依存性に任意の特性を与えうるようにしてい
る。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は本発明の第１の実施例の遅
延回路の回路図である。本実施例では、遅延回路を構成
する全てのインバータのｐ−Ｔｒにおいて、ソースには
内部降圧電圧Ｖint が、また基板には外部電源電圧Ｖex
t が印加されており、また全てのインバータのｎ−Ｔｒ
においては、ソースと基板とが共に接地されている。
て説明する。図１の（ａ）は本発明の第１の実施例の遅
延回路の回路図である。本実施例では、遅延回路を構成
する全てのインバータのｐ−Ｔｒにおいて、ソースには
内部降圧電圧Ｖint が、また基板には外部電源電圧Ｖex
t が印加されており、また全てのインバータのｎ−Ｔｒ
においては、ソースと基板とが共に接地されている。
【００１６】ここで、内部降圧電圧Ｖint が外部電源電
圧に依存しないで一定であるものとすると、外部電源電
圧の上昇につれて、ｐ−Ｔｒの電流供給能力が低下する
ため、本実施例の遅延回路では、図１の（ｂ）に示され
るように、外部電源の高圧側で遅延時間が増大する。
圧に依存しないで一定であるものとすると、外部電源電
圧の上昇につれて、ｐ−Ｔｒの電流供給能力が低下する
ため、本実施例の遅延回路では、図１の（ｂ）に示され
るように、外部電源の高圧側で遅延時間が増大する。
【００１７】図２の（ａ）は、本発明の第１の実施例の
ブロック図である。同図において、１はメモリセルアレ
イ部、２はデータ出力用の周辺回路、３はバッファ等を
含む周辺回路、４は図１に示された遅延回路である。同
図に示されるように、メモリセルアレイ部１の電源に
は、内部降圧電圧Ｖint が、周辺回路２、３の電源には
外部電源電圧Ｖext が用いられている。
ブロック図である。同図において、１はメモリセルアレ
イ部、２はデータ出力用の周辺回路、３はバッファ等を
含む周辺回路、４は図１に示された遅延回路である。同
図に示されるように、メモリセルアレイ部１の電源に
は、内部降圧電圧Ｖint が、周辺回路２、３の電源には
外部電源電圧Ｖext が用いられている。
【００１８】図２の（ａ）における遅延回路４は、図１
の（ｂ）に示すように、外部電源電圧Ｖext の高い側で
遅延が大きくなる特性を有するが周辺回路３におけるバ
ッファはこれと逆の特性［図５の（ｂ）に示される特
性］を有するため、両特性が相殺され、遅延時間Ｄ０
は、図２の（ｂ）において破線で示されるように、ほと
んど外部電源レベルに依存しなくなる。このようにトリ
ガー信号の遅れ特性を実線で示されるメモリセルアレイ
部１からのデータ出力時刻Ａの遅れ特性と同様のものと
することができるため、外部電源電圧の低位側で遅延の
冗長を少なくすることができ、図に示されるように、
（Ｘ−Ｙ）ｎｓだけ動作を高速化することができる。ま
た、外部電源電圧の高位側で十分の動作マージンＭを確
保することができる。
の（ｂ）に示すように、外部電源電圧Ｖext の高い側で
遅延が大きくなる特性を有するが周辺回路３におけるバ
ッファはこれと逆の特性［図５の（ｂ）に示される特
性］を有するため、両特性が相殺され、遅延時間Ｄ０
は、図２の（ｂ）において破線で示されるように、ほと
んど外部電源レベルに依存しなくなる。このようにトリ
ガー信号の遅れ特性を実線で示されるメモリセルアレイ
部１からのデータ出力時刻Ａの遅れ特性と同様のものと
することができるため、外部電源電圧の低位側で遅延の
冗長を少なくすることができ、図に示されるように、
（Ｘ−Ｙ）ｎｓだけ動作を高速化することができる。ま
た、外部電源電圧の高位側で十分の動作マージンＭを確
保することができる。
【００１９】具体的例として、回路動作が保障される電
源電圧範囲が２．５〜４．０ＶであるＣＭＯＳ半導体集
積回路において、遅延回路に２ｎｓ以上の遅延が求めら
れた場合を例に挙げる。従来技術では電源電圧が４．０
Ｖで２ｎｓの遅延を得るには、８段のインバータが必要
となる。しかし、この場合、電源電圧が２．５ｖとなる
と遅延時間が３．９ｎｓになるため、１．９ｎｓの遅延
の冗長が生じた。本発明によればこの遅延冗長をなくす
ことができるため、従来技術に対し１．９ｎｓの高速化
が可能となる。
源電圧範囲が２．５〜４．０ＶであるＣＭＯＳ半導体集
積回路において、遅延回路に２ｎｓ以上の遅延が求めら
れた場合を例に挙げる。従来技術では電源電圧が４．０
Ｖで２ｎｓの遅延を得るには、８段のインバータが必要
となる。しかし、この場合、電源電圧が２．５ｖとなる
と遅延時間が３．９ｎｓになるため、１．９ｎｓの遅延
の冗長が生じた。本発明によればこの遅延冗長をなくす
ことができるため、従来技術に対し１．９ｎｓの高速化
が可能となる。
【００２０】図３の（ａ）は、本発明の第２の実施例の
遅延回路の回路図である。本実施例では、前半のブロッ
クＡにおいて、各ＣＭＯＳインバータのｐ−Ｔｒは、そ
のソースと基板とが共に外部電源Ｖext に接続され、後
半のブロックＢにおいて、各インバータのｐ−Ｔｒは、
そのソースが内部降圧電源Ｖint に、またその基板が外
部電源電圧Ｖext に接続されている。
遅延回路の回路図である。本実施例では、前半のブロッ
クＡにおいて、各ＣＭＯＳインバータのｐ−Ｔｒは、そ
のソースと基板とが共に外部電源Ｖext に接続され、後
半のブロックＢにおいて、各インバータのｐ−Ｔｒは、
そのソースが内部降圧電源Ｖint に、またその基板が外
部電源電圧Ｖext に接続されている。
【００２１】遅延回路の最終段にはｐ−ＴｒＱｐとｎ−
ＴｒＱｎ１、Ｑｎ２の直列接続回路で構成されるコンバ
ータ（信号レベル変換器）が接続されている。このコン
バータでは、ｐ−ＴｒＱｐのゲートとｎ−ＴｒＱｎ２の
ゲートにはブロックＡの出力信号が入力され、またｎ−
ＴｒＱｎ１のゲートにはブロックＢの出力信号が入力さ
れている。
ＴｒＱｎ１、Ｑｎ２の直列接続回路で構成されるコンバ
ータ（信号レベル変換器）が接続されている。このコン
バータでは、ｐ−ＴｒＱｐのゲートとｎ−ＴｒＱｎ２の
ゲートにはブロックＡの出力信号が入力され、またｎ−
ＴｒＱｎ１のゲートにはブロックＢの出力信号が入力さ
れている。
【００２２】先に説明したように、ブロックＡとブロッ
クＢとでは、遅延時間に関して逆の電源電圧依存特性を
示す。この特性を図３の（ｂ）において実線と一点鎖線
とで示す。この２種の遅延回路を合成することにより、
図において、Ａ＋Ｂで示される総合特性が得られる。ま
た、ＡブロックとＢブロックとのインバータの段数の比
を変えることにより図３の（ｂ）において、斜線で示す
範囲で任意の特性の遅延回路を得ることができる。
クＢとでは、遅延時間に関して逆の電源電圧依存特性を
示す。この特性を図３の（ｂ）において実線と一点鎖線
とで示す。この２種の遅延回路を合成することにより、
図において、Ａ＋Ｂで示される総合特性が得られる。ま
た、ＡブロックとＢブロックとのインバータの段数の比
を変えることにより図３の（ｂ）において、斜線で示す
範囲で任意の特性の遅延回路を得ることができる。
【００２３】而して、図２に示した半導体集積回路にお
いて用いられているメモリセルアレイ部１からのデータ
出力は、周辺回路の遅延特性の影響でわずかに外部電源
電圧依存性を持つ可能性がある。図１に示した遅延回路
を用いた場合のデータ出力回路動作開始信号の遅延特性
は、そのインバータ段数と、外部電源を用いた周辺回路
のバッファ等に用いたインバータ段数の比で決まるた
め、正確にメモリセルアレイ部からのデータ出力と同じ
遅延特性にならない可能性がある。このような場合、本
発明の第２の実施例を適用すれば、メモリセルアレイか
らのデータ出力時刻とデータ出力回路動作開始信号伝達
時刻の特性をより近づけることができる。したがって、
本実施例の遅延回路を用いることにより、第１の実施例
に比較して一層回路動作の高速化と動作マージンの拡大
を図ることができる。
いて用いられているメモリセルアレイ部１からのデータ
出力は、周辺回路の遅延特性の影響でわずかに外部電源
電圧依存性を持つ可能性がある。図１に示した遅延回路
を用いた場合のデータ出力回路動作開始信号の遅延特性
は、そのインバータ段数と、外部電源を用いた周辺回路
のバッファ等に用いたインバータ段数の比で決まるた
め、正確にメモリセルアレイ部からのデータ出力と同じ
遅延特性にならない可能性がある。このような場合、本
発明の第２の実施例を適用すれば、メモリセルアレイか
らのデータ出力時刻とデータ出力回路動作開始信号伝達
時刻の特性をより近づけることができる。したがって、
本実施例の遅延回路を用いることにより、第１の実施例
に比較して一層回路動作の高速化と動作マージンの拡大
を図ることができる。
【００２４】図４は、本発明の第３の実施例の遅延回路
の回路図である。本実施例の回路は、第２の実施例にお
けるＡブロックとＢブロックとの前後関係を変えた構成
であり特性及び効果は第２の実施例の場合と同様であ
る。
の回路図である。本実施例の回路は、第２の実施例にお
けるＡブロックとＢブロックとの前後関係を変えた構成
であり特性及び効果は第２の実施例の場合と同様であ
る。
【００２５】
【発明の効果】以上説明したように、本発明の半導体集
積回路においては、遅延回路を構成するＣＭＯＳインバ
ータのうちいくつかのインバータについては、そのｐ−
Ｔｒのソースと基板とをそれぞれ異なる電源に接続して
いるので、本発明によれば、遅延回路の遅延時間の電源
電圧依存性を、その遅延時間によるタイミング調整の対
象となっている回路（例えばメモリセルアレイ）の遅延
特性に合わせて適正にコントロールすることができる。
積回路においては、遅延回路を構成するＣＭＯＳインバ
ータのうちいくつかのインバータについては、そのｐ−
Ｔｒのソースと基板とをそれぞれ異なる電源に接続して
いるので、本発明によれば、遅延回路の遅延時間の電源
電圧依存性を、その遅延時間によるタイミング調整の対
象となっている回路（例えばメモリセルアレイ）の遅延
特性に合わせて適正にコントロールすることができる。
【００２６】したがって、本発明によれば、電源電圧の
変動に関係なく常に最適な遅延時間をシステムに与える
ことが可能となり、遅延の冗長を解消して高速動作化を
実現することができるとともに動作マージンを拡大して
動作の安定化を図ることができる。
変動に関係なく常に最適な遅延時間をシステムに与える
ことが可能となり、遅延の冗長を解消して高速動作化を
実現することができるとともに動作マージンを拡大して
動作の安定化を図ることができる。
【図１】本発明の第１の実施例に用いられる遅延回路の
回路図とその特性図。
回路図とその特性図。
【図２】本発明の第１の実施例を示すブロック図とその
特性図。
特性図。
【図３】本発明の第２の実施例の遅延回路の回路図とそ
の特性図。
の特性図。
【図４】本発明の第３の実施例の遅延回路の回路図。
【図５】従来の遅延回路の回路図とその特性図。
【図６】従来の遅延回路の回路図とその特性図。
【図７】従来例のブロック図とその特性図。
Ｑｐ ｐチャネルＭＯＳトランジスタ Ｑｎ、Ｑｎ１、Ｑｎ２ ｎチャネルＭＯＳトランジスタ Ｖext 外部電源または外部電源電圧 Ｖint 内部降圧電源または内部降圧電圧 １ メモリセルアレイ部 ２、３ 周辺回路 ４、４ａ 遅延回路
Claims (5)
- 【請求項１】 ほぼ一定の電圧を発生する内部降圧電源
回路と、複数のＣＭＯＳインバータの縦続接続回路によ
って構成された遅延回路と、を備えた半導体集積回路に
おいて、 前記遅延回路を構成するインバータのうち少なくとも１
つの選択されたインバータにおいては、ｐチャネルＭＯ
Ｓトランジスタのソースには前記内部降圧電源回路の形
成する降圧電圧が印加され、該トランジスタの基板には
半導体集積回路の動作保証範囲の電圧変動を伴う外部電
源電圧が印加され、これにより、前記遅延回路が前記外
部電源電圧の変動に対して所要の遅延特性を持つように
構成されたことを特徴とする半導体集積回路。 - 【請求項２】 ほぼ一定の電圧を発生する内部降圧電源
回路と、該内部降圧電源回路によって駆動される内部回
路と、半導体集積回路の動作保証範囲の電圧変動を伴う
外部電源によって駆動される周辺回路と、複数のＣＭＯ
Ｓインバータの縦続接続回路によって構成される、前記
周辺回路の出力信号に遅延時間を与える遅延回路と、を
備えた半導体集積回路において、 前記遅延回路を構成するインバータのうち少なくとも１
つの選択されたインバータにおいては、ｐチャネルＭＯ
Ｓトランジスタのソースには前記内部降圧電源回路の形
成する降圧電圧が印加され、該トランジスタの基板には
前記外部電源電圧が印加され、これにより、前記遅延回
路により遅延された前記周辺回路の出力信号の遅延時間
が外部電源電圧の変動に依存しないように、若しくは、
前記内部回路の出力信号の遅延時間の外部電源電圧依存
性と同様の外部電源電圧依存性を持つように構成された
ことを特徴とする半導体集積回路。 - 【請求項３】 前記遅延回路を構成するインバータのう
ち残りのインバータにおいては、ｐチャネルＭＯＳトラ
ンジスタのソースと基板とに外部電源電圧が印加される
請求項１または２記載の半導体集積回路。 - 【請求項４】 前記遅延回路を構成するインバータのう
ち残りのインバータにおいては、ｐチャネルＭＯＳトラ
ンジスタのソースと基板とに前記内部降圧電源回路の形
成する電源電圧が印加される請求項１または２記載の半
導体集積回路。 - 【請求項５】 前記遅延回路を構成するインバータのう
ち残りのインバータは、ソースと基板とに外部電源電圧
が印加されるｐチャネルＭＯＳトランジスタを構成要素
とするインバータと、ソースと基板とに前記内部降圧電
源回路の形成する電源電圧が印加されるｐチャネルＭＯ
Ｓトランジスタを構成要素とするインバータと、の両方
を含んでいる請求項１または２記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341418A JP2605565B2 (ja) | 1992-11-27 | 1992-11-27 | 半導体集積回路 |
| EP93118839A EP0599275B1 (en) | 1992-11-27 | 1993-11-23 | Semiconductor integrated circuit having delay circuit with voltage-to-delay characteristics proportional to power voltage level |
| DE69301898T DE69301898T2 (de) | 1992-11-27 | 1993-11-23 | Integrierte Halbleiterschaltung mit einer Verzögerungsschaltung, die eine zu der Betriebsspannungspannung proportionale Verzögerung aufweist |
| US08/157,296 US5461585A (en) | 1992-11-27 | 1993-11-26 | Semiconductor integrated circuit having delay circuit with voltage-to-delay characteristics proportional to power voltage level |
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| JP4341418A JP2605565B2 (ja) | 1992-11-27 | 1992-11-27 | 半導体集積回路 |
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| JPH06169240A JPH06169240A (ja) | 1994-06-14 |
| JP2605565B2 true JP2605565B2 (ja) | 1997-04-30 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP4341418A Expired - Fee Related JP2605565B2 (ja) | 1992-11-27 | 1992-11-27 | 半導体集積回路 |
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| KR (1) | KR970008785B1 (ja) |
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| JPS5694654A (en) * | 1979-12-27 | 1981-07-31 | Toshiba Corp | Generating circuit for substrate bias voltage |
| US4439692A (en) * | 1981-12-07 | 1984-03-27 | Signetics Corporation | Feedback-controlled substrate bias generator |
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| JPS62272619A (ja) * | 1986-05-21 | 1987-11-26 | Hitachi Ltd | 遅延回路 |
| JPS63185116A (ja) * | 1987-01-27 | 1988-07-30 | Nec Corp | Ｃｍｏｓ回路 |
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| US5200921A (en) * | 1990-09-20 | 1993-04-06 | Fujitsu Limited | Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages |
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-
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- 1992-11-27 JP JP4341418A patent/JP2605565B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-23 DE DE69301898T patent/DE69301898T2/de not_active Expired - Fee Related
- 1993-11-23 EP EP93118839A patent/EP0599275B1/en not_active Expired - Lifetime
- 1993-11-26 US US08/157,296 patent/US5461585A/en not_active Expired - Lifetime
- 1993-11-26 KR KR93025377A patent/KR970008785B1/ko not_active IP Right Cessation
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| EP0599275B1 (en) | 1996-03-20 |
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| KR970008785B1 (en) | 1997-05-29 |
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