JPH06222985A

JPH06222985A - メモリ制御装置

Info

Publication number: JPH06222985A
Application number: JP5029937A
Authority: JP
Inventors: Yusaku Unno; 雄策海野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-01-26
Filing date: 1993-01-26
Publication date: 1994-08-12

Abstract

(57)【要約】【構成】テーブル部１９は、ホストからの指示アドレ
スとメモリ部１６における各メモリブロックの論理アド
レスとの関係を示すと共に、各メモリブロックにデータ
が書き込まれているか否かを識別するためのバリットビ
ット部１９２を備えている。アクセス制御手段１４ａ
は、ホストからメモリ部１６に対してアクセス要求があ
った場合、テーブル部１９を参照して、ホストからの指
示アドレスをメモリ部の論理アドレスに変換し、ホスト
からメモリ部１６へのアクセス制御を行う。【効果】ホストからメモリ部へのアクセスを短時間で
行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュメモリを用
いたメモリ制御装置に関し、特にその書換え制御とガー
ベジコレクション制御に関するものである。

【０００２】

【従来の技術】半導体ディスク装置とは、ホストから見
て磁気ディスク装置等と同様に制御が可能で、かつ機械
的な動作部分がないため、高速アクセスが可能な装置で
ある。従来、このような半導体ディスク装置は、揮発性
メモリチップと、それをバックアップするための電池と
で構成されていた。しかしながら、このような構成は完
全な不揮発性ではないため、長期の電源オフ時等にデー
タの内容を保証することができなかった。

【０００３】ところが、近年、不揮発性メモリチップと
して、フラッシュメモリ、即ちフラッシュＥＥＰＲＯＭ
（以下、ＦＥＥＰＲＯＭと称す）が実用化されるように
なり、このチップを使用した半導体ディスク装置の開発
が盛んに行われている。このＦＥＥＰＲＯＭとは、ＥＥ
ＰＲＯＭ（電気的消去、再書込み可能リード・オンリ・
メモリ）の一種であり、電気的に消去ができ、かつ、バ
イト毎にプログラム書込みができ、また電源を必要とせ
ず、メモリの内容が保証できるという特長を持つ。

【０００４】一方、上記の長所とは逆に、次のような短
所を有している。即ち、メモリへの書込みの際に、上書
きができないため、一旦消去してからバイト毎に書込み
（データを書換える）を行う必要がある。なお、ここで
消去する単位は、チップによって異なるが、チップ単位
に消去を行うものが主流である。

【０００５】次に、ＦＥＥＰＲＯＭを使用した従来の不
揮発性記憶装置を説明する。図９は、従来のメモリ制御
装置としての不揮発性半導体ディスク装置の構成を示す
ブロック図である。この図９において、１は不揮発性記
憶装置（不揮発性半導体ディスク装置）、２はこの不揮
発性記憶装置１が図示しないホストと接続されるための
システムバスである。不揮発性記憶装置１は、ホストイ
ンタフェース部３、プロセッサ部４、プロセッサメモリ
部５、メモリ部６、バッファ部７、内部バス８から構成
されている。尚、ここで不揮発性記憶装置１に対するホ
ストとは、マイクロコンピュータ等の上位装置を指して
いる。

【０００６】ホストインタフェース部３は、ホストとの
インタフェース制御を行う部分であり、プロセッサ部４
は、ホストからのコマンドを解釈し、不揮発性記憶装置
１をディスク装置に見せるよう制御等を行う部分であ
る。また、プロセッサメモリ部５はプロセッサ部４の動
作を制御するプログラムが格納されているメモリであ
る。メモリ部６は、ＦＥＥＰＲＯＭで構成され、データ
等を格納するフラッシュメモリである。バッファ部７
は、メモリ部６に対し、データの上書きを行う際、メモ
リ部６を消去する前にメモリ部６の内容を一旦待避させ
ておくためのメモリである。また、内部バス８は不揮発
性記憶装置１内の構成要素を接続するためのバスであ
る。

【０００７】図１０は、メモリ部６に格納しているデー
タのフォーマットを論理的に示す説明図である。即ち、
メモリ部６のフォーマットは、バリットビット９１、ポ
インタ部９２、データ部９３からなり、これらを合わせ
て１フレームと称する。バリットビット９１は、本フレ
ームにデータが書かれているか否かを示すビットであ
り、例えば、バリットビット９１が“１”の場合はデー
タ書込み有り、“０”の場合はデータ書込みなしとして
いる。

【０００８】また、ポインタ部９２は、本フレームに書
かれているデータの新しいバージョンが書かれているフ
レームの先頭アドレスを格納するポインタである。即
ち、ポインタ部９２に、他のフレームの先頭アドレスが
書かれている場合は、本フレームに書込まれているデー
タは旧バージョンであり、新しいバージョンはポインタ
部９２の示すアドレスに書込まれていることになる。更
に、データ部９３は、ホストからの書込みデータが格納
されているデータ部である。

【０００９】次に、ホストからのライト要求により不揮
発性記憶装置１が上書き処理を実行する動作を説明す
る。図１１は、従来の書換え時のメモリ構成例を示す説
明図である。先ず、図中（ａ）に示すように、メモリ部
６のアドレス（Ａ，ａ）（Ｂ，ａ）〜（Ａ，ｍ）にデー
タが書込まれていたとする。そして、この状態におい
て、ホストから（Ａ，ａ）上のデータを書換えるための
ライト要求がきたとする。この場合、（Ａ，ａ）に対し
て上書きができないため（上述したように、ＦＥＥＰＲ
ＯＭに対して上書きする場合、一旦ＦＥＥＰＲＯＭ内の
データを消去する必要がある）、データが書込まれてい
ないフレームをバリットビット９１に基づき探す。

【００１０】図示例では、アドレス（Ｂ，ｍ）以降にデ
ータが書込まれていないため、アドレス（Ｂ，ｍ）にデ
ータを書込む。即ち、アドレス（Ｂ，ｍ）のフレームの
バリットビット９１に“１”をセットし、データ部９３
にデータを書込む。また、これと同時に、アドレス
（Ａ，ａ）のポインタ部９２に“ｍ”を書込む。これ
が、図中、（ｂ）の状態である。

【００１１】次に、不揮発性記憶装置１のメモリ部６の
全てにデータが格納された場合に実行するガーベジコレ
クションの動作を説明する。図１２は、その説明図であ
る。今、メモリ部６の全てにデータが格納されるまでの
経過として、図示（ａ）のようなリンク関係を考える。
先ず、メモリ部６のアドレス（Ａ，ａ）にホストからの
ライト要求に基づき、データＤが書込まれる。その後、
再度ホストからアドレス（Ａ，ａ）のフレームにライト
要求があり、この場合は上述したように、そのバリット
ビット９１が“１”であるため、データが書込まれてい
ないフレームを探し、これがアドレス（Ｂ，ｍ）である
とする。従って、アドレス（Ｂ，ｍ）のフレームは、そ
のバリットビットが“１”となって、データＤの新しい
バージョンであるデータＤ−１がデータ部９３に書込ま
れる。また、アドレス（Ａ，ａ）のポインタ部９２に
は、リンク先のアドレスとして“Ｂ，ｍ”が書込まれ
る。

【００１２】その後、更にホストからアドレス（Ａ，
ａ）にライト要求があると、上記の場合と同様に、デー
タが書込まれていないフレームを探し、これを（Ｃ，
ｎ）とする。従って、アドレス（Ｃ，ｎ）のバリットビ
ット９１は“１”、データ部９３にはデータＤ−２が書
込まれ、同時に、アドレス（Ｂ，ｍ）のポインタ部９２
は、そのリンク先として“Ｃ，ｎ”が書込まれる。

【００１３】このような状態で、ガーベジコレクション
を行う場合、アドレス（Ｂ，ｍ）のフレームは、単にリ
ンク関係を示しているだけであって、データとしては意
味を持たないものである。従って、ガーベジコレクショ
ンは、この（Ｂ，ｍ）のフレームを消去する。

【００１４】この処理としては、先ず、アドレス（Ａ，
ａ）のフレームのデータを、バッファ部７に退避させ、
バッファ部７上で、そのポインタ部９２を“Ｃ，ｎ”と
書換える。これと共に、メモリ部６のアドレス（Ｂ，
ｍ）のフレームおよびアドレス（Ａ，ａ）のフレームの
データを消去する。その後、ポインタ部９２を書換えた
アドレス（Ａ，ａ）のフレームのデータを、メモリ部６
の同一アドレスに書込む。これによって、図示（ｂ）に
示すように、アドレス（Ａ，ａ）のフレームのリンク先
は直接アドレス（Ｃ，ｎ）となり、アドレス（Ｂ，ｍ）
のフレームは、データが書込み可能なフレームとなる
（バリットビット９１が何も書かれていない“０”とな
る）。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来のメモリ制御装置は、以下のような問題点を有してい
た。書換え制御を、メモリ部６内のポインタ部９２に従っ
て実行するため、ホストからのライト要求やリード要求
に対して、そのリンク先をたどっていく必要があり、従
って、その要求に対するメモリ部６のデータにたどりつ
くまでに時間がかかってしまっていた。ガーベジコレクションを行う際、メモリ部６の全ての
フレーム（領域）にデータが書込まれてから実行してい
たため、ホストからのライト要求を実行している最中に
ガーベジコレクションを実施する必要が生じた場合、ホ
ストへの終了通知が遅くなってしまっていた。

【００１６】本発明は、上記従来の問題点を解決するた
めになされたもので、メモリ部へのデータ書換え時間を
短縮すると共に、ホストからのライト要求に対する終了
通知を速やかに行うことのできるメモリ制御装置を提供
することを目的とする。

【００１７】

【課題を解決するための手段】本発明における第１発明
のメモリ制御装置は、複数のメモリブロックからなるフ
ラッシュメモリで構成されたメモリ部と、前記メモリ部
に対してアクセス要求を行うホストからの指示アドレス
と、前記各メモリブロックの論理アドレスとの関係を示
すと共に、当該メモリブロックにデータが書込まれてい
るか否かを識別するバリットビット部を備えたテーブル
部と、前記ホストから前記メモリ部に対してアクセス要
求があった場合、前記テーブル部を参照し、前記ホスト
からの指示アドレスを、前記メモリ部の論理アドレスに
変換して当該メモリ部へのアクセス制御を行うアクセス
制御手段とを備えたことを特徴とするものである。

【００１８】第２発明のメモリ制御装置は、複数のメモ
リブロックからなるフラッシュメモリで構成されたメモ
リ部と、前記メモリ部における各メモリブロックのデー
タ書込みの有無を示すテーブル部と、予め設定したしき
い値を有し、前記テーブル部を参照して、各メモリブロ
ックのデータ書込み状態を監視し、当該メモリブロック
のデータ書込み済みブロック数が前記しきい値を超えた
場合は、前記メモリ部のガーベジコレクションを行うガ
ーベジコレクション制御手段を備えたことを特徴とする
ものである。

【００１９】第３発明のメモリ制御装置は、複数のメモ
リブロックからなるフラッシュメモリで構成されたメモ
リ部と、前記メモリ部に対してアクセス要求を行うホス
トに設けられ、前記メモリ部における各メモリブロック
のデータ書込みの有無を示すテーブル部と、前記ホスト
に設けられ、前記テーブル部を参照し、当該ホストのラ
イト要求を実行するためのメモリブロック数と、前記メ
モリ部のデータが書込まれていない残りのメモリブロッ
ク数とを比較し、前記ライト要求を実行するためのメモ
リブロック数が、前記残りメモリブロック数を超えてい
た場合は、ガーベジコレクションを行った後にライト処
理を行い、前記ライト要求を実行するためのメモリブロ
ック数が前記残りメモリブロック数を超えておらず、か
つ、前記メモリ部のデータ書込み済みブロック数と前記
ライト要求を実行するためのメモリブロック数との加算
値が、予め設定したしきい値を超えていた場合は、ライ
ト処理を行った後にガーベジコレクションを行う書込み
制御手段を備えたことを特徴とするものである。

【００２０】第４発明のメモリ制御装置は、複数のメモ
リブロックからなるフラッシュメモリで構成されたメモ
リ部と、前記メモリ部における各メモリブロックのデー
タ書込みの有無を示すテーブル部と、予め設定したしき
い値とタイマとを有し、前記テーブル部を参照して前記
複数のメモリブロックのデータ書込み状態を監視し、当
該メモリブロックのデータ書込み数が前記しきい値を超
えていない場合は、前記複数のメモリブロックに書込み
を行うと共に、タイマをセット状態とし、前記複数のメ
モリブロックのデータ書込み数が前記しきい値を超えて
いる場合は、前記メモリ部のガーベジコレクションを行
うと共に、前記タイマをリセットし、前記タイマがセッ
ト状態でかつ、前記タイマによる所定時間経過後は、ガ
ーベジコレクションを実行するガーベジコレクション制
御手段を備えたことを特徴とするものである。

【００２１】

【作用】本発明における第１発明のメモリ制御装置にお
いては、ホストからメモリ部に対してリードあるいはラ
イト要求があった場合、アクセス制御手段は、テーブル
部を参照し、ホストからの指示アドレスに対応するメモ
リブロックの論理アドレスを取出す。そして、この論理
アドレスのメモリブロックに対してホストからのアクセ
ス要求処理を行う。

【００２２】第２発明のメモリ制御装置においては、ホ
ストからライト要求があった場合、ガーベジコレクショ
ン制御手段は、テーブル部を参照して、メモリブロック
のデータ書込み済みブロック数と、ライト要求を実行す
るためのメモリブロック数との加算値がしきい値を超え
るか否かを判定し、その加算値がしきい値を超えた場合
は、メモリ部のガーベジコレクションを行う。

【００２３】第３発明のメモリ制御装置においては、ホ
ストの書込み制御手段は、一定周期あるいはライト要求
発生時に、テーブル部を参照する。そして、ホストのラ
イト要求を実行するためのメモリブロック数と、メモリ
部のデータが書込まれていない残りのメモリブロック数
とを比較し、ライト要求を実行するためのメモリブロッ
ク数が、残りメモリブロック数を超えていた場合は、ガ
ーベジコレクションを行った後にライト処理を行う。ま
た、ライト要求を実行するためのメモリブロック数が、
残りメモリブロック数を超えておらず、かつ、メモリ部
のデータ書込み済みブロック数とライト要求を実行する
ためのメモリブロック数との加算値が、予め設定したし
きい値を超えていた場合は、ライト処理を行った後にガ
ーベジコレクションを行う。

【００２４】第４発明のメモリ制御装置においては、ホ
ストからライト要求があった場合、ガーベジコレクショ
ン制御手段は、テーブル部を参照して、各メモリブロッ
クのデータ書込み状態を調べる。そして、メモリブロッ
クのデータ書込み済みブロック数と、ホストからのライ
ト要求を実行するためのメモリブロック数との加算値が
しきい値を超えていない場合は、該当するメモリブロッ
クに書込みを行うと共に、タイマをセット状態とする。
一方、加算値がしきい値を超えている場合は、メモリ部
のガーベジコレクションを行うと共に、前記タイマをリ
セットする。また、タイマがセット状態でかつ、タイマ
による所定時間経過後は、ガーベジコレクションを実行
する。

【００２５】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明のメモリ制御装置の第１実施例
を示すブロック図である。図において、１１は不揮発性
記憶装置（不揮発性半導体ディスク装置）、１２はこの
不揮発性記憶装置１１が図示しないホストと接続される
ためのシステムバスである。不揮発性記憶装置１１は、
ホストインタフェース部１３、プロセッサ部１４、プロ
セッサメモリ部１５、メモリ部１６、バッファ部１７、
内部バス１８、テーブル部１９から構成されている。
尚、本実施例においても、ホストとはマイクロコンピュ
ータ等の上位装置を指している。

【００２６】ここで、ホストインタフェース部１３は、
従来と同様にホストとのインタフェース制御を行う部分
である。また、プロセッサ部１４は、ホストからのコマ
ンドを解釈し、不揮発性記憶装置１１をディスク装置に
見せるような制御等を行う部分であり、アクセス制御手
段１４ａを備えている。尚、このアクセス制御手段１４
ａに関しては後述する。

【００２７】また、プロセッサメモリ部１５はプロセッ
サ部１４の動作を制御するプログラムを格納するメモリ
である。メモリ部１６は、ＦＥＥＰＲＯＭで構成され、
従来と同様、データを格納するためのものである。ま
た、バッファ部１７は、その機能として、メモリ部１６
に対してデータの上書きを行う際、メモリ部１６を消去
する前にその内容を一旦待避させておくためのものであ
り、ＲＡＭ等の揮発性のメモリチップで構成されてい
る。尚、内部バス１８は従来と同様、不揮発性記憶装置
１１内の構成要素を接続するためのバスである。

【００２８】テーブル部１９は、ＥＥＰＲＯＭやＮＶＲ
ＡＭ等の書換え可能な不揮発性メモリで構成され、指示
アドレス部１９１、バリットビット部１９２、論理アド
レス部１９３から構成されている。指示アドレス部１９
１は、ホストから不揮発性記憶装置１１に対してデータ
をアクセスする際に、ホストから指示されるアドレスを
示す部分である。また、バリットビット部１９２は、従
来のバリットビット部と同様に、該当するメモリ部１６
のメモリブロックにデータが格納されているか否かを示
す部分であり、バリットビット部１９２が“１”である
場合にデータが書込まれており、“０”の場合にデータ
が書込まれていないことを示している。論理アドレス部
１９３は、ホストから指示されたアドレスを論理的に変
換し、メモリ部１６のメモリブロックのアドレスを決定
する部分である。

【００２９】また、メモリ部１６は、ホストからのアク
セスサイズ（例えば、セクタ単位）を１ブロックとし、
テーブル部１９は、メモリ部１６の１ブロックに対して
１ワードを有している。そして、メモリ部１６は、ホス
トから見える領域であるアクセス可能領域と、ホストか
らは直接アクセスできない代替領域で構成されている。

【００３０】図２に、メモリ部１６の構成とテーブル部
１９の関係を示す。即ち、メモリ部１６のブロックは、
アクセス可能領域と代替領域とで構成され、ここでは、
アドレス“０”〜“ｍ−１”がアクセス可能領域、アド
レス“ｍ”〜“ｎ”が代替領域に設定されている。そし
て、テーブル部１９も、メモリ部１６のメモリブロック
数に対応してテーブル項目が設定されている。

【００３１】次にホストからのライト要求により、不揮
発性記憶装置１１が書換え処理を実行する動作を説明す
る。図３は、メモリ部１６における書換え動作の説明図
である。図示の例は、ホストから不揮発性記憶装置１１
のアドレス＝０の領域に対して複数回ライトアクセスし
た場合の動作説明を示している。先ず、ホストは不揮発
性記憶装置１１に対してアドレス＝０を指定する。これ
により、プロセッサ部１４のアクセス制御手段１４ａ
は、テーブル部１９を参照し、指示アドレス部１９１が
“０”の１ワードをアクセスし、該当するバリットビッ
ト部１９２を検査する。ここでは、バリットビットは
“０”であったとし、そのため、論理アドレス部１９３
のアドレス“０”に従って、メモリ部１６のアドレス
“０”のブロックにデータを書込む（図中、斜線部で示
す）。そして、テーブル部１９のバリットビット部１９
２を“１”とする。この状態が図中に示す状態であ
る。

【００３２】次に、ホストから不揮発性記憶装置１１の
アドレス＝０に２度目のライトアクセス要求があった場
合、アクセス制御手段１４ａは上記ライトアクセス時と
同様にテーブル部１９を参照する。そして、指示アドレ
ス部１９１が“０”の１ワードをアクセスし、そのバリ
ットビット部１９２を検査する。この場合は、最初のラ
イトアクセスによって、そのバリットビットは“１”と
なっているため、代替領域中のデータが書込まれていな
いブロックを探す。即ち、テーブル部１９において、指
示アドレス部１９１が“ｍ”以降のバリットビットが
“０”であるブロックを検索する。

【００３３】今、指示アドレス部１９１が“ｍ”のバリ
ットビットが“０”であったとすると、プロセッサ部１
４は、その論理アドレス部１９３のアドレス（この場合
“ｍ”とする）に従い、新たなデータを、メモリ部１６
の代替領域のアドレス“ｍ”のブロック（図中、二重斜
線部）にライトする。そして、アクセス制御手段１４ａ
は、テーブル部１９における論理アドレス部１９３の値
を、リンク先であるアドレス“ｍ”と書換える。この状
態が図示のの状態である。

【００３４】更に、ホストから不揮発性記憶装置１１の
アドレス＝０に３度目のライトアクセス要求があった場
合、アクセス制御手段１４ａは、同様にテーブル部１９
を参照し、先ず、指示アドレス部１９１が“０”の１ワ
ードをアクセスする。このブロックは上述したように、
そのバリットビットが“１”であるため、２度目のライ
トアクセス時と同様に、代替領域中のデータが書込まれ
ていないブロックを探す。今、指示アドレス部１９１が
“ｍ＋１”のバリットビットが“０”であったとする
と、アクセス制御手段１４ａは、その論理アドレス部１
９３のアドレス（この場合“ｍ＋２”とする）に従い、
新たなデータを、メモリ部１６の代替領域のアドレス
“ｍ＋２”のブロック（図中、二重斜線部）にライトす
る。

【００３５】そして、アクセス制御手段１４ａは、テー
ブル部１９における論理アドレス部１９３の値を、リン
ク先であるアドレス“ｍ＋２”と書換える。この状態が
図示のの状態である。

【００３６】また、ホストから不揮発性記憶装置１１の
アドレス＝０にリードアクセス要求があった場合は、ア
クセス制御手段１４ａがテーブル部１９を参照し、その
論理アドレス部１９３のアドレスに対してアクセスを行
う。例えば、上述した図３におけるの状態を例にとっ
て説明すると、指示アドレス部１９１のアドレス＝０の
論理アドレスは“ｍ＋２”であるため、アクセス制御手
段１４ａは、メモリ部１６のアドレス“ｍ＋２”のデー
タをリードアクセスする。従って、従来のようにリンク
先のチェーンをたどっていく必要がなく、ホストへの応
答時間を短縮することができる。

【００３７】次に、ガーベジコレクションの動作を図３
を用いて説明する。先ず、図３のの状態を考えると、
メモリ部１６におけるアドレス“０”、“ｍ”のデータ
は意味を持たないデータである。即ち、アドレス
“０”、“ｍ”のデータは旧データであり、ホストから
の指示アドレス＝０のデータとしては、メモリ部１６の
アドレス“ｍ＋２”のデータだけが必要だからである。

【００３８】従って、ガーベジコレクションを行う場
合、先ず、メモリ部１６のアドレス“０”、“ｍ”、
“ｍ＋２”のデータを、一旦バッファ部１７に退避させ
る。そして、メモリ部１６におけるこれらのアドレスの
データを消去すると共に、バッファ部１７に退避させた
データのうち、アドレス“０”、“ｍ”のデータを消去
し、“ｍ＋２”のデータをメモリ部１６におけるアドレ
ス“０”のブロックにライトする。これと同時に、テー
ブル部１９における指示アドレス部１９１のアドレス＝
０の論理アドレスを“０”と書換え、かつ、指示アドレ
ス部１９１のアドレス＝ｍ，ｍ＋２のそれぞれのバリッ
トビットを“０”にする。これによって、メモリ部１６
における代替領域のデータは、消去され、代替領域のメ
モリブロックが使用可能となる。

【００３９】次に、ガーベジコレクション制御を行う第
２〜４実施例を説明する。図４は、第２実施例の構成を
示す図である。図の装置は、プロセッサ部１４に、ガー
ベジコレクション制御手段１４ｂを備えたものである。
このガーベジコレクション制御手段１４ｂは、予め設定
したしきい値を有し、ホストからライト要求があった場
合、テーブル部１９を参照して、データ書込み済みブロ
ック数と、ライト要求を実行するためのメモリブロック
数の加算値がしきい値を超えているか否かを判定し、そ
の加算値がしきい値を超えている場合は、メモリ部１６
のガーベジコレクションを実行する機能を有している。
尚、このしきい値は、例えば、メモリ部１６の代替領域
の９０％を示す値等、適宜の値が設定されている。

【００４０】また、上記ガーベジコレクション制御手段
１４ｂは、プロセッサメモリ部１５に格納されているプ
ログラムからなり、プロセッサ部１４が、これらをプロ
セッサメモリ部１５から読込んで実行するものである。

【００４１】次に、第２実施例によるガーベジコレクシ
ョンの動作を説明する。図５は、第２実施例によるガー
ベジコレクション制御手段１４ｂの制御動作を示すフロ
ーチャートである。今、ホストからライト要求が発生
し、不揮発性記憶装置１１がライト要求処理を行うとす
る。この場合、先ず、ガーベジコレクション制御手段１
４ｂは、テーブル部１９を参照し、メモリ部１６の代替
領域における書込み済みブロック数と、ホストからのラ
イト要求のブロック数（上書き要求のブロック、即ち代
替領域に書込まれるデータのブロック数）とを加算し、
その値がしきい値以上か否かを判断する（ステップＳ
１）。尚、メモリ部１６における書込み済みブロック数
とは、テーブル部１９におけるバリットビット部１９２
の値が“１”のブロックを指している。

【００４２】ステップＳ１において、その加算値がしき
い値より小さい場合は、代替領域へのライト要求のブロ
ックに対して書込みを行い（ステップＳ２）、加算値が
しきい値より大きい場合は、書込み可能なブロック数
（残りブロック数）とライト要求ブロック数を比較する
（ステップＳ３）。ステップＳ３において、書込み可能
なブロック数の方が大きかった場合は、書込み処理を行
い（ステップＳ４）、その後、ガーベジコレクション処
理を行う（ステップＳ５）。一方、ステップＳ３におい
て、書込み可能なブロック数の方が小さかった場合は、
先ず、ガーベジコレクション処理を行い（ステップＳ
６）、その後、書込み処理を行う（ステップＳ７）。

【００４３】このように、第２実施例では、ガーベジコ
レクション制御手段１４ｂが、しきい値を基にガーベジ
コレクション処理を行うため、ホストからのライト要求
を実行している最中にガーベジコレクション処理を実行
しなければならないといったことを防止することができ
る。

【００４４】次に、ホスト側が不揮発性記憶装置１１に
対してガーベジコレクションを指示する第３実施例を説
明する。図６に、その構成を示す。図において、不揮発
性記憶装置１１およびシステムバス１２の構成は、不揮
発性記憶装置１１のプロセッサ部１４がガーベジコレク
ション制御手段１４ｂを備えていない点以外は、上記第
２実施例と同様であるため、その説明は省略する。

【００４５】図中、２０はシステムバス１２を介して不
揮発性記憶装置１１にリード／ライト要求を行うホスト
であり、書込み制御手段２１、テーブル部２２、ライト
要求キュー２３を有している。書込み制御手段２１は、
専用のプロセッサあるいはプログラム等で構成され、所
定のしきい値を有すると共に、テーブル部２２とライト
要求キュー２３を管理し、ホスト２０からライト要求が
発生した場合、これらテーブル部２２とライト要求キュ
ー２３に格納されているライト要求数に基づき、ガーベ
ジコレクション指示等の制御を行う機能を有している。
テーブル部２２は、第１、２実施例で説明した不揮発性
記憶装置１１のテーブル部１９と同様の構成であり、不
揮発性記憶装置１１におけるメモリ部１６の格納状態を
示すテーブルである。また、ライト要求キュー２３は、
不揮発性記憶装置１１へのライト要求が発生した場合
は、そのライト要求を格納するための機能を有してい
る。

【００４６】次に、上記第３実施例の動作を説明する。
図７に、ホスト２０のライト要求処理のフローチャート
を示す。先ず、書込み制御手段２１は、一定周期あるい
はライト要求の発生により、ライト要求キュー２３に格
納されているライト要求の総ブロック数を検査する。ま
た、テーブル部２２を参照し、メモリ部１６における代
替領域の書込みブロック状態を調べる。そして、これら
ライト要求の総ブロック数と書込み済みブロック数との
和を求め、その和がしきい値を超えているか否かを判定
する（ステップＳ１）。

【００４７】このステップＳ１において、ライト要求を
実行するための総ブロック数と書込み済みブロック数と
の和がしきい値より小さい場合は、そのまま不揮発性記
憶装置１１に対して書込み処理を行い（ステップＳ
２）、その和がしきい値より大きい場合は、書込み可能
ブロック数（残りブロック数）とライト要求の総ブロッ
ク数とを比較する（ステップＳ３）。

【００４８】ステップＳ３において、ライト要求を実行
するための総ブロック数が書込み可能ブロック数より小
さい場合、書込み制御手段２１は、最初に書込み処理を
行い（ステップＳ４）、不揮発性記憶装置１１側から書
込み終了通知を受け取ると（ステップＳ５）、次に、ガ
ーベジコレクション処理の指示を行う（ステップＳ
６）。一方、ステップＳ３において、ライト要求のため
の総ブロック数が書込み可能ブロック数より大きい場合
は、最初にガーベジコレクション処理の指示を行い（ス
テップＳ７）、不揮発性記憶装置１１側からガーベジコ
レクションの終了通知を受け取った後（ステップＳ
８）、書込み処理を行う（ステップＳ９）。

【００４９】このように、上記第３実施例では、ホスト
２０側で、メモリ部１６のガーベジコレクションの指示
を行うようにしたため、予め、メモリ部１６に対してラ
イト要求を出す前に、そのライト要求をメモリ部１６が
実行できるか否かを知ることができる。このため、その
ライト要求が多くのメモリブロックに対するものであっ
た場合でも、メモリ部１６が、ホスト２０からのライト
要求を実行している最中にガーベジコレクションを行わ
なくてはならないといった事態を防止することができ
る。

【００５０】次に、不揮発性記憶装置１１が定期的にガ
ーベジコレクションを実施する第４実施例を説明する。
尚、この第４実施例において、図面上の構成は、図４に
示した第２実施例と同様であるためその図示は省略する
が、ガーベジコレクション制御手段１４ｂの機能が異な
っている。即ち、本実施例のガーベジコレクション制御
手段１４ｂは、上述した第２、３実施例と同様のしきい
値とを備えていると共に、タイマ機能を備えている。ま
た、メモリ部１６におけるメモリブロックの使用状況を
テーブル部１９を参照して監視し、当該メモリブロック
の使用状況がしきい値を超えていない場合は、メモリブ
ロックに書込みを行うと共に、タイマをセットし、メモ
リブロックの使用状況がしきい値を超えている場合は、
メモリ部１６のガーベジコレクションを行うと共に、タ
イマをリセットする。そして、タイマがセット状態でか
つ、その所定時間経過後は、ガーベジコレクションを実
行するといった機能を有しているものである。

【００５１】次に、第４実施例の動作について説明す
る。図８に、第４実施例におけるライト要求処理のフロ
ーチャートを示す。先ず、ホストからライト要求がくる
と、プロセッサ部１４は、メモリ部１６に書込み可能な
ブロック数と、ライト要求のブロック数とを加算し、こ
の和がしきい値以上か否かを判断する（ステップＳ
１）。このステップＳ１において、和がしきい値より小
さい場合は、ライト要求のブロックに対して書込み処理
を行い（ステップＳ２）、その後、ガーベジコレクショ
ン処理の起動となるタイマをセット状態とする（ステッ
プＳ３）。尚、ここで、既にタイマがセット状態であっ
た場合は、再セット（初期値から計測開始）を行う。

【００５２】一方、ステップＳ１において、和がしきい
値以上であった場合は、ライト要求のブロック数を全て
メモリ部１６に書込みができるか否かを判断する（ステ
ップＳ４）。ここで、メモリ部１６に対して全てのブロ
ックを書込みできる場合は、書込み処理を行った（ステ
ップＳ５）後、ガーベジコレクションを行い（ステップ
Ｓ６）、その後、タイマをリセットする（ステップＳ
７）。また、ステップＳ４において、メモリ部１６に対
して全てのブロックの書込みができない場合は、最初に
ガーベジコレクションを行って（ステップＳ８）、次
に、書込み処理を行い（ステップＳ９）、その後、タイ
マをリセットする（ステップＳ１０）。

【００５３】更に、ガーベジコレクション制御手段１４
ｂは、上述したようにタイマの監視を行っており、タイ
マが規定値をカウントした場合は、図示しない割込みが
発生し、ガーベジコレクション制御手段１４ｂは、ガー
ベジコレクションを実行する。

【００５４】このように、上記第４実施例では、メモリ
部１６のガーベジコレクションを定期的に行うため、ホ
ストからのライト要求に対する終了通知を上記第３実施
例と同程度の性能で行うことができる。

【００５５】尚、上記各実施例では、しきい値によるガ
ーベジコレクションの実行を、メモリ部１６の代替領域
に関して行ったが、これに限定されるものではなく、メ
モリ部１６のアクセス領域に関して行うよう構成しても
よい。

【００５６】

【発明の効果】以上説明したように、第１発明のメモリ
制御装置によれば、ホストからの指示アドレスと、メモ
リブロックの論理アドレスとの関係を示すテーブル部を
設け、ホストからメモリ部に対してアクセス要求があっ
た場合は、テーブル部を参照して、ホストからの指示ア
ドレスをメモリ部の論理アドレスに変換し、メモリ部へ
のアクセス制御を行うようにしたので、ホストからメモ
リ部へのアクセス要求に対して速やかに応答することが
できる。

【００５７】第２発明のメモリ制御装置によれば、メモ
リ部における各メモリブロックのデータ書込みの有無を
示すテーブル部を設けると共に、予め所定のしきい値を
設定し、メモリブロックのデータ書込み済みブロック数
が、このしきい値を超えた場合は、メモリ部のガーベジ
コレクションを行うようにしたので、ホストからのライ
ト要求を実行している最中にガーベジコレクションを行
わなくてはならないといったことを防止することができ
る。

【００５８】第３発明のメモリ制御装置によれば、ホス
ト側がメモリ部における各メモリブロックのデータ書込
みの有無を示すテーブル部を備え、ホスト側がこのテー
ブル部を参照してメモリ部へのガーベジコレクションを
指示するようにしたので、ホストからメモリ部に対して
ライト要求を出す前に、そのライト要求をメモリ部が実
行できるか否かを知ることができ、従って、メモリ部
が、ホストからのライト要求を実行している最中にガー
ベジコレクションを行わなくてはならないといったこと
をより一層防止することができる。

【００５９】第４発明のメモリ制御装置によれば、メモ
リ部のガーベジコレクションを定期的に行うようにした
ので、上記第３発明と同程度に、メモリ部が、ホストか
らのライト要求を実行している最中にガーベジコレクシ
ョンを行わなくてはならないといったことを防止するこ
とができる。

【図面の簡単な説明】

【図１】本発明のメモリ制御装置の第１実施例を示すブ
ロック図である。

【図２】本発明のメモリ制御装置におけるメモリ部とテ
ーブル部の関係を示す説明図である。

【図３】本発明のメモリ制御装置の第１実施例における
データ書換え動作の説明図である。

【図４】本発明のメモリ制御装置の第２実施例を示すブ
ロック図である。

【図５】本発明のメモリ制御装置の第２実施例の動作を
示すフローチャートである。

【図６】本発明のメモリ制御装置の第３実施例を示すブ
ロック図である。

【図７】本発明のメモリ制御装置の第３実施例の動作を
示すフローチャートである。

【図８】本発明のメモリ制御装置の第４実施例の動作を
示すフローチャートである。

【図９】従来のメモリ制御装置のブロック図である。

【図１０】従来のメモリ制御装置におけるメモリ部のフ
ォーマットの説明図である。

【図１１】従来のメモリ制御装置におけるデータ書換え
時の説明図である。

【図１２】従来のメモリ制御装置におけるガーベジコレ
クションの動作説明図である。

【符号の説明】

１１不揮発性記憶装置１４ａアクセス制御手段１４ｂガーベジコレクション制御手段１６メモリ部１９テーブル部２０ホスト２１書込み制御手段２２テーブル部

Claims

【特許請求の範囲】

【請求項１】複数のメモリブロックからなるフラッシ
ュメモリで構成されたメモリ部と、前記メモリ部に対してアクセス要求を行うホストからの
指示アドレスと、前記各メモリブロックの論理アドレス
との関係を示すと共に、当該メモリブロックにデータが
書込まれているか否かを識別するバリットビット部を備
えたテーブル部と、前記ホストから前記メモリ部に対してアクセス要求があ
った場合、前記テーブル部を参照し、前記ホストからの
指示アドレスを、前記メモリ部の論理アドレスに変換し
て当該メモリ部へのアクセス制御を行うアクセス制御手
段とを備えたことを特徴とするメモリ制御装置。
【請求項２】複数のメモリブロックからなるフラッシ
ュメモリで構成されたメモリ部と、前記メモリ部における各メモリブロックのデータ書込み
の有無を示すテーブル部と、予め設定したしきい値を有し、前記テーブル部を参照し
て、各メモリブロックのデータ書込み状態を監視し、当
該メモリブロックのデータ書込み済みブロック数が前記
しきい値を超えた場合は、前記メモリ部のガーベジコレ
クションを行うガーベジコレクション制御手段を備えた
ことを特徴とするメモリ制御装置。
【請求項３】複数のメモリブロックからなるフラッシ
ュメモリで構成されたメモリ部と、前記メモリ部に対してアクセス要求を行うホストに設け
られ、前記メモリ部における各メモリブロックのデータ
書込みの有無を示すテーブル部と、前記ホストに設けられ、前記テーブル部を参照し、当該
ホストのライト要求を実行するためのメモリブロック数
と、前記メモリ部のデータが書込まれていない残りのメ
モリブロック数とを比較し、前記ライト要求を実行する
ためのメモリブロック数が、前記残りメモリブロック数
を超えていた場合は、ガーベジコレクションを行った後
にライト処理を行い、前記ライト要求を実行するための
メモリブロック数が前記残りメモリブロック数を超えて
おらず、かつ、前記メモリ部のデータ書込み済みブロッ
ク数と前記ライト要求を実行するためのメモリブロック
数との加算値が、予め設定したしきい値を超えていた場
合は、ライト処理を行った後にガーベジコレクションを
行う書込み制御手段を備えたことを特徴とするメモリ制
御装置。
【請求項４】複数のメモリブロックからなるフラッシ
ュメモリで構成されたメモリ部と、前記メモリ部における各メモリブロックのデータ書込み
の有無を示すテーブル部と、予め設定したしきい値とタイマとを有し、前記テーブル
部を参照して前記複数のメモリブロックのデータ書込み
状態を監視し、当該メモリブロックのデータ書込み数が
前記しきい値を超えていない場合は、前記複数のメモリ
ブロックに書込みを行うと共に、タイマをセット状態と
し、前記複数のメモリブロックのデータ書込み数が前記
しきい値を超えている場合は、前記メモリ部のガーベジ
コレクションを行うと共に、前記タイマをリセットし、
前記タイマがセット状態でかつ、前記タイマによる所定
時間経過後は、ガーベジコレクションを実行するガーベ
ジコレクション制御手段を備えたことを特徴とするメモ
リ制御装置。