JPH07160569A

JPH07160569A - メモリ制御装置

Info

Publication number: JPH07160569A
Application number: JP30933593A
Authority: JP
Inventors: Yoshitaka Kuroda; 剛毅黒田; Yukinobu Nishikawa; 幸伸西川; Yasushi Kamisaka; 靖上坂
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-12-09
Filing date: 1993-12-09
Publication date: 1995-06-23

Abstract

(57)【要約】（修正有）【目的】不揮発性メモリのデータ書き込み時間を大幅
に短縮可能とする。【構成】ＦＩＦＯメモリ部１０２に記憶されたブロッ
ク毎のデータに対応するブロックのアドレスを記憶する
アドレスバッファ部１０４と、ホストからのライト要求
がある毎に、その対象となるブロックのアドレスと、ア
ドレスバッファ部１０４に記憶されたブロックのアドレ
スとを比較し、同一ブロックのアドレスが存在しない場
合は、そのライト要求が指すブロックを消去する消去制
御部１０６と、またＦＩＦＯメモリ部１０２が出力すべ
きデータに対応するブロックのアドレスと、同一ブロッ
クのアドレスがアドレスバッファ部１０４にもう１つ存
在するかどうかを判定するアドレス比較部１０５と、ア
ドレス比較部１０５が同一ブロックのアドレスがアドレ
スバッファ部１０４に存在すると判断したとき、ＦＩＦ
Ｏデータ記憶手段から１ブロック分のデータを読み出し
廃棄する書き込み制御部１０８とを備えたことを特徴と
するメモリ制御装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に消去可能な不
揮発性メモリ（ＥＥＰＲＯＭ、フラッシュメモリなど）
におけるメモリ制御方法およびメモリ制御装置に関す
る。

【０００２】

【従来の技術】近年、電気的に消去可能な不揮発性メモ
リ（ＥＥＰＲＯＭ、フラッシュメモリなど）における技
術革新が活発となりデータアクセスの高速化と、大容量
化が進んでいる。例えば『日経エレクトロニクス』1992
2-17,no.547,pp.133-186 に記載されているごとく、あ
る種の不揮発性メモリ（ＥＥＰＲＯＭ、フラッシュメモ
リなど）に新たにデータを書き込む場合には、直接新た
なデータをそのまま書き込むこと（オーバーライト）が
出来ないので、それに先立ち消去動作を行なっていた。
本明細書ではかかる性質を有する不揮発性メモリをフラ
ッシュメモリという。

【０００３】また、従来の不揮発性メモリ記憶装置に関
する発明としては、例えば特開平０３−２５９４９８が
ある。この従来例の不揮発性メモリ記憶装置は、不揮発
性メモリであるＥＥＰＲＯＭとその前段に通常のＦＩＦ
Ｏメモリを用いた一時記憶手段とを設けている。このＥ
ＥＰＲＯＭは、チップ単位又はブロック単位で消去可能
なフラッシュメモリを用いている。ホストから書き込む
場合は、データを一旦一時記憶装置に書き込み、さらに
別回路が一時記憶装置から読み出して自動的にＥＥＰＲ
ＯＭへの書き込みを行う。これによりホストが不揮発性
メモリの書き込みに占有される時間を減少しようとして
いる。その際フラッシュメモリを用いているので、すで
に存在するデータを消去してから書き込みを行なう必要
がある。

【０００４】

【発明が解決しようとする課題】しかしながら上記従来
技術によれば、上記のようにデータの消去と書き込みと
を交互に行なっているので、不揮発性メモリの書き込み
性能が大きく劣化するという問題がある。本発明はかか
る課題に鑑み、データ書き込み時間を大幅に短縮可能な
メモリ制御装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、請求項１では、書込みの際に消去を必要としブロッ
ク単位で消去可能なフラッシュメモリチップを制御する
メモリ制御装置であって、ホストからライト要求による
ブロック毎のデータとアドレスが順に書き込まれ、複数
ブロック分のデータとアドレスを記憶し、書き込まれた
順に出力するＦＩＦＯ記憶手段と、ホストからのライト
要求がある毎に、そのライト要求が指すブロックを消去
する消去手段と、ＦＩＦＯ記憶手段から１ブロック分の
データを読み出して対象となる消去済みのブロックに書
き込む書き込み制御手段と、を備えたことを特徴とする
メモリ制御装置。

【０００６】請求項２では、ホストからライト要求によ
るブロック毎のデータとアドレスが順に書き込まれ、複
数ブロック分のデータとアドレスを記憶し、書き込まれ
た順に出力するＦＩＦＯ記憶手段と、ホストからのライ
ト要求がある毎に、その対象となるブロックのアドレス
と、ＦＩＦＯ記憶手段に記憶されたブロックのアドレス
とを比較し、同一ブロックのアドレスが存在しない場合
は、そのライト要求が指すブロックを消去する比較消去
手段と、ＦＩＦＯ記憶手段が出力すべきデータに対応す
るブロックのアドレスと、同一ブロックのアドレスがＦ
ＯＦＯ記憶手段に存在するかどうかを判定する同一ブロ
ック判定手段と、同一ブロック判断手段が存在すると判
断したとき、ＦＩＦＯ記憶手段から１ブロック分のデー
タを読み出し廃棄し、存在しないと判断したとき、ＦＩ
ＦＯ記憶手段から１ブロック分のデータを読み出して対
象となる消去済みのブロックに書き込む書き込み制御手
段とを備えている。

【０００７】請求項３では、前記比較消去手段は、ホス
トからのライト要求がある毎に、その対象となるブロッ
クのアドレスと、ＦＩＦＯ記憶手段に記憶されたブロッ
クのアドレスとを比較し、同一チップ上の別ブロックの
アドレスがＦＩＦＯ記憶手段に存在する場合は、そのラ
イト要求の対象となるブロックの消去の指示する第１の
消去要求を出力し、同一ブロックのアドレスも同一チッ
プ上の別ブロックのアドレスもＦＩＦＯ記憶手段に存在
しない場合は、そのライト要求によるブロックの消去を
指示する第２の消去要求を出力するアドレス比較手段
と、アドレス比較手段によって第１の消去の指示が出さ
れた場合は、その消去要求が指すブロックと同一チップ
上の別ブロックが消去中でなくなるのを待って、当該消
去要求が指すフラッシュメモリのブロックを消去し、第
２の消去要求が出された場合には、その消去要求が指す
フラッシュメモリのブロックを消去する消去手段とから
なっていてもよい。

【０００８】請求項４では、前記書き込み制御手段は、
同一ブロック判定手段が、存在しないと判定したとき、
対象となるブロックが未消去である場合には、ＦＩＦＯ
記憶手段から１ブロック分のデータとアドレスを読み出
し、再度ＦＩＦＯ記憶手段に書き込む事を特徴としても
よい。請求項５では、ホストからライト要求によるブロ
ック毎のデータが順に書き込まれ、複数ブロック分のデ
ータを記憶し、書き込まれた順に出力するＦＩＦＯデー
タ記憶手段と、ＦＩＦＯデータ記憶手段に記憶されたブ
ロック毎のデータに対応するブロックのアドレスを記憶
するアドレス記憶手段と、ホストからのライト要求があ
る毎に、そのライト要求が指すブロックを消去する消去
手段と、ＦＩＦＯデータ記憶手段から１ブロック分のデ
ータを読み出して対象となる消去済みのブロックに書き
込む書き込み制御手段とを備えたことを特徴とするメモ
リ制御装置。

【０００９】請求項６では、ホストからライト要求によ
るブロック毎のデータが順に書き込まれ、複数ブロック
分のデータを記憶し、書き込まれた順に出力するＦＩＦ
Ｏデータ記憶手段と、ＦＩＦＯデータ記憶手段に記憶さ
れたブロック毎のデータに対応するブロックのアドレス
を記憶するアドレス記憶手段と、ホストからのライト要
求がある毎に、その対象となるブロックのアドレスと、
アドレス記憶手段に記憶されたブロックのアドレスとを
比較し、同一ブロックのアドレスが存在しない場合は、
そのライト要求が指すブロックを消去する比較消去手段
と、ＦＩＦＯデータ記憶手段が出力すべきデータに対応
するブロックのアドレスと、同一ブロックのアドレスが
アドレス記憶手段に存在するかどうかを判定する同一ブ
ロック判定手段と、同一ブロック判断手段が存在すると
判断したとき、ＦＩＦＯデータ記憶手段から１ブロック
分のデータを読み出し廃棄し、存在しないと判断したと
き、ＦＩＦＯデータ記憶手段から１ブロック分のデータ
を読み出して対象となる消去済みのブロックに書き込む
書き込み制御手段とを備えている。

【００１０】請求項７では、前記比較消去手段は、ホス
トからのライト要求がある毎に、その対象となるブロッ
クのアドレスと、アドレス記憶手段に記憶されたブロッ
クのアドレスとを比較し、同一チップ上の別ブロックの
アドレスがアドレス記憶手段に存在する場合は、そのラ
イト要求の対象となるブロックの消去の指示する第１の
消去要求を出力し、同一ブロックのアドレスも同一チッ
プ上の別ブロックのアドレスもアドレス記憶手段に存在
しない場合は、そのライト要求によるブロックの消去を
指示する第２の消去要求を出力するアドレス比較手段
と、アドレス比較手段によって第１の消去の指示が出さ
れた場合は、その消去要求が指すブロックと同一チップ
上の別ブロックが消去中でなくなるのを待って、当該消
去要求が指すフラッシュメモリのブロックを消去し、第
２の消去要求が出された場合には、その消去要求が指す
フラッシュメモリのブロックを消去する消去手段とから
なっていてもよい。

【００１１】請求項８では、前記書き込み制御手段は、
同一ブロック判定手段が、存在しないと判定したとき、
対象となるブロックが未消去である場合には、ＦＩＦＯ
データ記憶手段から１ブロック分のデータを読み出し、
再度ＦＩＦＯデータ記憶手段に書き込む事を特徴として
もよい。請求項９では、前記ＦＩＦＯデータ記憶手段
は、フラッシュメモリの１ブロックあたりの消去時間が
１ブロック当たりの書き込み時間のＮ倍であるとき、少
なくともＮブロック分のデータを記憶する容量を有する
ことを特徴としている。

【００１２】請求項１０では、ホストからのライト要求
によるブロック毎のデータのアドレスが順に書き込ま
れ、複数ブロック分のアドレスを記憶し、書き込まれた
順に出力するＦＩＦＯアドレス記憶手段と、ＦＩＦＯア
ドレス記憶手段に記憶されたブロック毎のアドレスに対
応するブロックのデータを記憶するデータ記憶手段と、
ホストからのライト要求がある毎に、そのライト要求が
指すブロックのアドレスの領域を消去する消去手段と、
データ記憶手段から１ブロック分のデータを読み出して
対象となる消去済みのブロックに書き込む書き込み制御
手段とを備えたことを特徴とするメモリ制御装置。

【００１３】請求項１１では、ホストからのライト要求
によるブロック毎のデータのアドレスが順に書き込ま
れ、複数ブロック分のアドレスを記憶し、書き込まれた
順に出力するＦＩＦＯアドレス記憶手段と、ＦＩＦＯア
ドレス記憶手段に記憶されたブロック毎のアドレスに対
応するブロックのデータを記憶するデータ記憶手段と、
ホストからのライト要求がある毎に、その対象となるブ
ロックのアドレスと、ＦＩＦＯアドレス記憶手段に記憶
された全てのブロックのアドレスとを比較し、同一チッ
プ上の別ブロックのアドレスがＦＩＦＯアドレス記憶手
段に存在する場合と、同一ブロックのアドレスも同一チ
ップ上の別ブロックのアドレスもＦＩＦＯアドレス記憶
手段に存在しない場合を判断するアドレス比較手段と、
アドレス比較手段によって同一チップ上の別ブロックの
アドレスがＦＩＦＯアドレス記憶手段に存在する場合と
判断された場合には、ライト要求によるブロックのアド
レスを順に保持し、同一ブロックのアドレスも同一チッ
プ上の別ブロックのアドレスもアドレス記憶手段に存在
しないと判断された場合は、保持しているアドレスに対
応するブロックの消去要求を出すとともに、保持内容を
消去して当該ライト要求によるブロックのアドレスを新
たに保持する消去判断手段と、消去判断手段によって消
去要求が出された場合は、その消去要求のブロックのア
ドレスの領域を消去する消去手段と、データ記憶手段か
ら１ブロック分のデータを読み出して対象となる消去済
みのブロックに書き込む書き込み制御手段とを備えたこ
とを特徴とするメモリ制御装置。

【００１４】請求項１２では、ホストからのライト要求
によるブロック毎のデータのアドレスが順に書き込ま
れ、複数ブロック分のアドレスを記憶し、書き込まれた
順に出力するＦＩＦＯアドレス記憶手段と、ＦＩＦＯア
ドレス記憶手段に記憶されたブロック毎のアドレスに対
応するブロックのデータを記憶するデータ記憶手段と、
ホストからのライト要求がある毎に、その対象となるブ
ロックのアドレスと、ＦＩＦＯアドレス記憶手段に記憶
された全てのブロックのアドレスとを比較し、同一チッ
プ上の別ブロックのアドレスがＦＩＦＯアドレス記憶手
段に存在する場合と、同一ブロックのアドレスも同一チ
ップ上の別ブロックのアドレスもＦＩＦＯアドレス記憶
手段に存在しない場合を判断するアドレス比較手段と、
アドレス比較手段によって同一チップ上の別ブロックの
アドレスがＦＩＦＯアドレス記憶手段に存在する場合と
判断された場合には、ライト要求によるブロックのアド
レスを順に保持し、同一ブロックのアドレスも同一チッ
プ上の別ブロックのアドレスもアドレス記憶手段に存在
しないと判断された場合は、保持しているアドレスに対
応するブロックの消去要求を出すとともに、保持内容を
消去して当該ライト要求によるブロックのアドレスを新
たに保持する消去判断手段と、消去判断手段によって消
去要求が出された場合は、その消去要求のブロックのア
ドレスの領域を消去する消去手段と、ＦＩＦＯアドレス
記憶手段が出力すべきブロックのアドレスと同一ブロッ
クのアドレスがＦＩＦＯアドレス記憶手段に存在するか
どうかを判定する同一ブロック判定手段と、同一ブロッ
ク判断手段が存在すると判断したとき、ＦＩＦＯアドレ
ス記憶手段が出力すべきブロックのアドレスを読み出し
廃棄し、存在しないと判断したとき、ＦＩＦＯアドレス
記憶手段が出力すべきブロックのアドレスを読み出して
そのアドレスに対応するデータ記憶手段のデータを対象
となる消去済みのブロックに書き込む書き込み制御手段
とを備えたことを特徴としている。

【００１５】請求項１３では、前記書き込み制御手段
は、同一ブロック判定手段が、存在しないと判定したと
きで、対象となるブロックが未消去である場合には、Ｆ
ＩＦＯアドレス記憶手段からブロックのアドレスを読み
出し、再度ＦＩＦＯアドレス記憶手段に書き込むことを
特徴としている。請求項１４では、ホストからのライト
要求によるブロック毎のデータとアドレスが書き込まれ
る領域を有し、そのブロック毎のデータに対応するフラ
ッシュメモリのブロックの消去状態も記憶するバッファ
手段と、ホストからのライト要求に対しバッファ手段上
に同じブロックに対するアドレスが存在していない場合
は、バッファ手段にブロックのデータとアドレスを書き
込み、既にバッファ手段上に同じブロックのアドレスが
存在する場合はオーバーライトし、またホストからのリ
ード要求に対しライトバッファ手段上にブロックのデー
タが存在すればライトバッファ手段からブロックのデー
タを読み出すバッファ制御手段と、ホストからのライト
要求がある毎に、その対象となるブロックのアドレス
と、バッファ手段に記憶されたブロックのアドレスとを
比較し、同一チップ上の別ブロックのアドレスがバッフ
ァ手段に存在する場合は、そのライト要求の対象となる
ブロックの消去の指示する第１の消去要求を出力し、同
一ブロックのアドレスも同一チップ上の別ブロックのア
ドレスもバッファ手段に存在しない場合は、そのライト
要求によるブロックの消去を指示する第２の消去要求を
出力するアドレス比較手段と、アドレス比較手段によっ
て第１の消去の指示が出された場合は、その消去要求が
指すブロックと同一チップ上の別ブロックが消去中でな
くなるのを待って、当該消去要求が指すフラッシュメモ
リのブロックを消去し、第２の消去要求が出された場合
には、その消去要求が指すフラッシュメモリのブロック
を消去する消去手段と、バッファ手段に記憶されている
ブロックのアドレスに対応するフラッシュメモリのブロ
ックの消去状態に応じてバッファ手段に記憶されている
ブロックの消去状態を書き込む消去状態監視手段と、バ
ッファ手段の記憶するブロックの消去状態が消去済みに
なったときバッファ記憶手段の記憶しているブロックの
データをフラッシュメモリに書き込む書き込み制御手段
とを備えたことを特徴としている。

【００１６】

【作用】上記構成によれば、請求項１では、ホストから
ライト要求によるブロック毎のデータとアドレスがＦＩ
ＦＯ記憶手段によってＦＩＦＯ記憶手段自身に順に書き
込まれ、記憶され、さらに書き込まれた順に出力され
る。ホストからのライト要求がある毎に、そのライト要
求が指すブロックが消去手段によって消去される。ＦＩ
ＦＯ記憶手段から１ブロック分のデータが書き込み制御
手段によって読み出されて対象となる消去済みのブロッ
クに書き込まれる。

【００１７】請求項２では、ホストからライト要求によ
るブロック毎のデータとアドレスがＦＩＦＯ記憶手段に
よってＦＩＦＯ記憶手段自身に順に書き込まれ、記憶さ
れ、さらに書き込まれた順に出力される。ホストからの
ライト要求がある毎に、その対象となるブロックのアド
レスと、ＦＩＦＯ記憶手段に記憶されたブロックのアド
レスとは比較消去手段によって比較され、同一ブロック
のアドレスが存在しない場合は、そのライト要求が指す
ブロックが比較消去手段によって消去される。ＦＩＦＯ
記憶手段が出力すべきデータに対応するブロックのアド
レスと、同一ブロックのアドレスがＦＩＦＯ記憶手段に
存在するかどうかは同一ブロック判定手段によって判定
される。同一ブロック判断手段によって同一ブロックの
アドレスがＦＩＦＯ記憶手段に存在すると判断されたと
きは、ＦＩＦＯ記憶手段から１ブロック分のデータは書
き込み制御手段によって読み出されて廃棄され、同一ブ
ロックのアドレスがＦＩＦＯ記憶手段に存在しないと判
断されたときは、ＦＩＦＯ記憶手段から１ブロック分の
データが書き込み制御手段によって読み出されて対象と
なる消去済みのブロックに書き込まれる。

【００１８】請求項３では、前記比較消去手段を構成す
るアドレス比較手段によってホストからのライト要求が
ある毎に、その対象となるブロックのアドレスと、ＦＯ
ＦＯ記憶手段に記憶されたブロックのアドレスとが比較
され、同一チップ上の別ブロックのアドレスがＦＩＦＯ
記憶手段に存在する場合は、そのライト要求の対象とな
るブロックの消去の指示する第１の消去要求が出力さ
れ、同一ブロックのアドレスも同一チップ上の別ブロッ
クのアドレスもＦＩＦＯ記憶手段に存在しない場合は、
そのライト要求によるブロックの消去を指示する第２の
消去要求が出力される。また前記比較消去手段を構成す
る消去手段によって、アドレス比較手段によって第１の
消去の指示が出された場合は、その消去要求が指すブロ
ックと同一チップ上の別ブロックが消去中でなくなるの
を待って、当該消去要求が指すフラッシュメモリのブロ
ックが消去され、第２の消去要求が出された場合には、
その消去要求が指すフラッシュメモリのブロックが消去
される。

【００１９】請求項４では、前記書き込み制御手段によ
って、同一ブロック判定手段が、存在しないと判定した
とき、対象となるブロックが未消去である場合には、Ｆ
ＩＦＯ記憶手段から１ブロック分のデータとアドレスが
読み出され、再度ＦＩＦＯ記憶手段に書き込まれる。請
求項５では、ホストからライト要求によるブロック毎の
データがＦＩＦＯデータ記憶手段によってＦＩＦＯデー
タ記憶手段自身に順に書き込まれ、記憶され、さらに書
き込まれた順に出力される。ＦＩＦＯデータ記憶手段に
記憶されたブロック毎のデータに対応するブロックのア
ドレスはアドレス記憶手段によって記憶される。ホスト
からのライト要求がある毎に、そのライト要求が指すブ
ロックが比較消去手段によって消去される。ＦＩＦＯデ
ータ記憶手段から１ブロック分のデータは書き込み制御
手段によって読み出されて対象となる消去済みのブロッ
クに書き込まれる。

【００２０】請求項６では、ホストからライト要求によ
るブロック毎のデータがＦＩＦＯデータ記憶手段によっ
てＦＩＦＯデータ記憶手段自身に順に書き込まれ、記憶
され、さらに書き込まれた順に出力される。ＦＩＦＯデ
ータ記憶手段に記憶されたブロック毎のデータに対応す
るブロックのアドレスはアドレス記憶手段によって記憶
される。ホストからのライト要求がある毎に、その対象
となるブロックのアドレスと、アドレス記憶手段に記憶
されたブロックのアドレスとは比較消去手段によって比
較され、同一ブロックのアドレスが存在しない場合は、
そのライト要求が指すブロックが比較消去手段によって
消去される。ＦＩＦＯデータ記憶手段が出力すべきデー
タに対応するブロックのアドレスと、同一ブロックのア
ドレスがアドレス記憶手段に存在するかどうかは同一ブ
ロック判定手段によって判定される。同一ブロック判断
手段によって同一ブロックのアドレスがアドレス記憶手
段に存在すると判断されたときは、ＦＩＦＯデータ記憶
手段から１ブロック分のデータは書き込み制御手段によ
って読み出されて廃棄され、同一ブロックのアドレスが
アドレス記憶手段に存在しないと判断されたときは、Ｆ
ＩＦＯデータ記憶手段から１ブロック分のデータが書き
込み制御手段によって読み出されて対象となる消去済み
のブロックに書き込まれる。

【００２１】請求項７では、前記比較消去手段を構成す
るアドレス比較手段によってホストからのライト要求が
ある毎に、その対象となるブロックのアドレスと、アド
レス記憶手段に記憶されたブロックのアドレスとが比較
され、同一チップ上の別ブロックのアドレスがアドレス
記憶手段に存在する場合は、そのライト要求の対象とな
るブロックの消去の指示する第１の消去要求が出力さ
れ、同一ブロックのアドレスも同一チップ上の別ブロッ
クのアドレスもアドレス記憶手段に存在しない場合は、
そのライト要求によるブロックの消去を指示する第２の
消去要求が出力される。また前記比較消去手段を構成す
る消去手段によって、アドレス比較手段によって第１の
消去の指示が出された場合は、その消去要求が指すブロ
ックと同一チップ上の別ブロックが消去中でなくなるの
を待って、当該消去要求が指すフラッシュメモリのブロ
ックが消去され、第２の消去要求が出された場合には、
その消去要求が指すフラッシュメモリのブロックが消去
される。

【００２２】請求項８では、前記書き込み制御手段によ
って、同一ブロック判定手段が、存在しないと判定した
とき、対象となるブロックが未消去である場合には、Ｆ
ＩＦＯデータ記憶手段から１ブロック分のデータが読み
出され、再度ＦＩＦＯデータ記憶手段に書き込まれる。
請求項９では、前記ＦＩＦＯデータ記憶手段は、フラッ
シュメモリの１ブロックあたりの消去時間が１ブロック
当たりの書き込み時間のＮ倍であるとき、少なくともＮ
ブロック分のデータを記憶する容量を有することを特徴
としている。

【００２３】請求項１０では、ホストからのライト要求
によるブロック毎のデータのアドレスがＦＩＦＯアドレ
ス記憶手段によって順に書き込まれ、複数ブロック分の
アドレスが記憶され、書き込まれた順に出力される。Ｆ
ＩＦＯアドレス記憶手段に記憶されたブロック毎のアド
レスに対応するブロックのデータはデータ記憶手段によ
って記憶される。ホストからのライト要求がある毎に、
その消去要求のブロックのアドレスの領域の消去が消去
手段によって行われる。データ記憶手段から１ブロック
分のデータは書き込み制御手段によって読み出されて対
象となる消去済みのブロックに書き込まれる。

【００２４】請求項１１では、ホストからのライト要求
によるブロック毎のデータのアドレスがＦＩＦＯアドレ
ス記憶手段によって順に書き込まれ、複数ブロック分の
アドレスが記憶され、書き込まれた順に出力される。Ｆ
ＩＦＯアドレス記憶手段に記憶されたブロック毎のアド
レスに対応するブロックのデータはデータ記憶手段によ
って記憶される。ホストからのライト要求がある毎に、
その対象となるブロックのアドレスと、ＦＩＦＯアドレ
ス記憶手段に記憶された全てのブロックのアドレスはア
ドレス比較手段によって比較され、同一チップ上の別ブ
ロックのアドレスがＦＩＦＯアドレス記憶手段に存在す
る場合と、同一ブロックのアドレスも同一チップ上の別
ブロックのアドレスもアドレス記憶手段に存在しない場
合とがアドレス比較手段によって比較される。アドレス
比較手段によって同一チップ上の別ブロックのアドレス
がＦＩＦＯアドレス記憶手段に存在する場合と判断され
た場合には、ライト要求によるブロックのアドレスは消
去判断手段によって順に保持され、アドレス比較手段に
よって同一ブロックのアドレスも同一チップ上の別ブロ
ックのアドレスもＦＩＦＯアドレス記憶手段に存在しな
いと判断された場合は、保持されているアドレスに対応
するブロックの消去要求が消去判断手段によって出され
るとともに、保持内容が消去判断手段によって消去され
当該ライト要求によるブロックのアドレスも新たに消去
判断手段によって保持される。消去判断手段によって消
去要求が出された場合は、その消去要求のブロックのア
ドレスの領域の消去が消去手段によって行われる。デー
タ記憶手段から１ブロック分のデータは書き込み制御手
段によって読み出されて対象となる消去済みのブロック
に書き込まれる。

【００２５】請求項１２では、ホストからのライト要求
によるブロック毎のデータのアドレスがＦＩＦＯアドレ
ス記憶手段によって順に書き込まれ、複数ブロック分の
アドレスが記憶され、書き込まれた順に出力される。Ｆ
ＩＦＯアドレス記憶手段に記憶されたブロック毎のアド
レスに対応するブロックのデータはデータ記憶手段によ
って記憶される。ホストからのライト要求がある毎に、
その対象となるブロックのアドレスと、ＦＩＦＯアドレ
ス記憶手段に記憶された全てのブロックのアドレスはア
ドレス比較手段によって比較され、同一チップ上の別ブ
ロックのアドレスがＦＩＦＯアドレス記憶手段に存在す
る場合と、同一ブロックのアドレスも同一チップ上の別
ブロックのアドレスもアドレス記憶手段に存在しない場
合とがアドレス比較手段によって比較される。アドレス
比較手段によって同一チップ上の別ブロックのアドレス
がＦＩＦＯアドレス記憶手段に存在する場合と判断され
た場合には、ライト要求によるブロックのアドレスは消
去判断手段によって順に保持され、アドレス比較手段に
よって同一ブロックのアドレスも同一チップ上の別ブロ
ックのアドレスもＦＩＦＯアドレス記憶手段に存在しな
いと判断された場合は、保持されているアドレスに対応
するブロックの消去要求が消去判断手段によって出され
るとともに、保持内容が消去判断手段によって消去され
当該ライト要求によるブロックのアドレスも新たに消去
判断手段によって保持される。消去判断手段によって消
去要求が出された場合は、その消去要求のブロックのア
ドレスの領域の消去が消去手段によって行われる。ＦＩ
ＦＯアドレス記憶手段が出力すべきブロックのアドレス
と同一ブロックのアドレスがＦＩＦＯアドレス記憶手段
に存在するかどうかは同一ブロック判定手段によって判
定される。同一ブロック判断手段によって存在すると判
断されたときは、出力すべきブロックのアドレスがＦＩ
ＦＯアドレス記憶手段によって読み出されて廃棄され
る。同一ブロック判断手段によって存在しないと判断さ
れたときは、出力すべきブロックのアドレスがＦＩＦＯ
アドレス記憶手段によって読み出され、そのアドレスに
対応するデータ記憶手段のデータを対象となる消去済み
のブロックに書き込み制御手段によって書き込まれる。

【００２６】請求項１３では、前記書き込み制御手段に
よって、同一ブロックのアドレスがＦＩＦＯアドレス記
憶手段に存在する存在しないと同一ブロック判定手段に
よって判定されたときで、対象となるブロックが未消去
である場合には、ＦＩＦＯアドレス記憶手段からブロッ
クのアドレスが前記書き込み制御手段によって読み出さ
れ、再度ＦＩＦＯアドレス記憶手段に書き込まれる。

【００２７】請求項１４では、ホストからのライト要求
によるブロック毎のデータとアドレスが書き込まれる領
域がバッファ手段に存在し、そのブロック毎のデータに
対応するフラッシュメモリのブロックの消去状態がバッ
ファ手段によって記憶される。ホストからのライト要求
に対しバッファ手段上に同じブロックに対するアドレス
が存在していない場合は、バッファ手段にブロックのデ
ータとアドレスがバッファ制御手段によって書き込まれ
る。既にバッファ手段上に同じブロックのアドレスが存
在する場合はバッファ制御手段によってオーバーライト
される。またホストからのリード要求に対しライトバッ
ファ手段上にブロックのデータが存在すればライトバッ
ファ手段からブロックのデータがバッファ制御手段によ
って読み出される。ホストからのライト要求がある毎
に、その対象となるブロックのアドレスと、バッファ手
段に記憶されたブロックのアドレスとがアドレス比較手
段によって比較され、同一チップ上の別ブロックのアド
レスがバッファ手段に存在する場合は、そのライト要求
の対象となるブロックの消去の指示する第１の消去要求
がアドレス比較手段によって出力される。同一ブロック
のアドレスも同一チップ上の別ブロックのアドレスもバ
ッファ手段に存在しない場合は、そのライト要求による
ブロックの消去を指示する第２の消去要求がアドレス比
較手段によって出力される。アドレス比較手段によって
第１の消去の指示が出された場合は、その消去要求が指
すブロックと同一チップ上の別ブロックが消去中でなく
なるのを待って、当該消去要求が指すフラッシュメモリ
のブロックが消去手段によって消去され、第２の消去要
求が出された場合には、その消去要求が指すフラッシュ
メモリのブロックが消去手段によって消去される。バッ
ファ手段に記憶されているブロックのアドレスに対応す
るフラッシュメモリのブロックの消去状態に応じてバッ
ファ手段に記憶されているブロックの消去状態は消去状
態監視手段によって書き込まれる。バッファ手段の記憶
するブロックの消去状態が消去済みになったときバッフ
ァ記憶手段の記憶しているブロックのデータは書き込み
制御手段によってフラッシュメモリに書き込まれる。

【００２８】

【実施例】図１は本発明の第１の実施例のメモリ制御装
置の構成図である。同図に示すように本実施例のメモリ
制御装置は、フラッシュメモリ部１０１と、ＦＩＦＯメ
モリ部１０２と、ＦＩＦＯメモリ制御部１０３と、アド
レスバッファ部１０４と、アドレス比較部１０５と、消
去制御部１０６と、消去キュー部１０７と、書き込み制
御部１０８と、読み出し制御部１０９とを備えている。

【００２９】フラッシュメモリ部１０１は４つのフラッ
シュメモリチップにより構成され、１つのチップは４つ
のブロックから成る。消去はブロック単位で行われ、１
ブロックを消去するのに必要な時間は１ブロックを書き
込むのに必要な時間の４倍とする。ＦＩＦＯメモリ部１
０２はホストからのライト要求によるデータを暫定的に
記憶し、フラッシュメモリ部１０１の１ブロックの４倍
の容量を有する。また領域は、４つに分割されているも
のとする。

【００３０】ＦＩＦＯメモリ制御部１０３はホストから
のライト要求に対しＦＩＦＯメモリ部１０２にデータを
書き込む。また書き戻し処理を行う。書き戻し処理と
は、ライトデータがＦＩＦＯメモリ部１０２から書き込
み制御部１０８によって出力されるときにまだライトデ
ータに対応するフラッシュメモリ部のアドレスの領域が
消去されていないない場合、書き込み制御部１０８の指
示により再度そのライトデータがＦＩＦＯメモリ制御部
１０３によってＦＩＦＯメモリ部１０２に書き込まれる
ことである。

【００３１】アドレスバッファ部１０４はホストからの
ライト要求に対しＦＩＦＯメモリ部１０２に存在するす
べてのデータのアドレスを記憶する。アドレス比較部１
０５はホストからのライト要求のたびにそのアドレスを
アドレスバッファ部１０４に保持されているアドレスと
比較し、同一ブロックのアドレスは存在しないが、ライ
ト要求のアドレスとフラッシュメモリ部１０１の同一チ
ップ上の別ブロックのアドレスが存在する場合は、ライ
ト要求のアドレスを消去要求として消去キュー部１０７
にキューイングさせる。同一ブロックのアドレスも同一
チップ上の別ブロックのアドレス存在しなければ消去制
御部１０６にホストからのライトデータに該当するフラ
ッシュメモリ部１０１上の領域の消去の指示を出す。ま
た、書き込み制御部１０８の読み出したデータのアドレ
スと同一ブロックのアドレスがアドレスバッファ部１０
４に存在しないかどうかを書き込み制御部１０８の指示
により比較する。

【００３２】消去制御部１０６は、アドレス比較部１０
５によって消去の指示が出された場合、ホストからのラ
イトデータのアドレスに該当するフラッシュメモリ部１
０１の領域を消去する。また消去キュー部１０７に消去
要求が保持されている場合は、現在消去中の対象のチッ
プの消去が終了したのちその消去要求の消去を開始す
る。

【００３３】消去キュー部１０７は、アドレス比較部１
０５の指示により消去要求を保持する。書き込み制御部
１０８はライト要求とは独立に定常的にＦＩＦＯメモリ
部１０２の出力側のデータより読み出す処理を行ない、
読み出したデータのアドレスと同一ブロックのアドレス
がアドレスバッファ部１０４に存在しないかどうかをア
ドレス比較部１０５に比較させ、読み出したデータと同
一ブロックのアドレスがアドレスバッファ部１０４に存
在しない場合は読み出したデータをフラッシュメモリ部
１０１に書き込み、同一ブロックのアドレスがアドレス
バッファ部１０４に存在する場合は読み出したデータを
廃棄する。またＦＩＦＯメモリ部１０２の出力側にデー
タが存在しない場合はＦＩＦＯメモリ部１０２からの読
み出し動作のみを行ないＦＩＦＯメモリ部１０２のデー
タ位置を進める。また、書きこみ制御部１０８の読み出
したデータのアドレスに対応するのフラッシュメモリ部
１０１の領域が消去済みでない場合は、ＦＩＦＯメモリ
制御部１０３に書き戻し処理を行わせる。

【００３４】読み出し制御部１０９はホストからのリー
ド要求に対しフラッシュメモリ部１０１からデータを読
み出す。次に上記メモリ制御装置の動作について図２、
図３を参照しながら説明する。いま、ホストからアドレ
ス４→ｆ→０→８→ｆ→５→ａ→３→ｃ→７→ｅ→２→
６→ｄ→８の順番でライトアクセスが発生したとする。
だたしＦＩＦＯメモリ部１０２は、最初何も記憶されて
いないものとする。

【００３５】ホストからライトアクセスが発生するとＦ
ＩＦＯメモリ制御部１０３は、ＦＩＦＯメモリ部１０２
にデータを書き込む。それと並行してそのデータのアド
レスがアドレスバッファ部１０４に書き込まれ、アドレ
ス比較部１０５はそのＫの書き込まれるデータのアドレ
スとアドレスバッファ部１０４に保持されているアドレ
スと比較し、同一ブロックのアドレスが存在しない場合
であるので消去制御部１０６にフラッシュメモリ上の該
当するブロックの消去を開始する。書き込み制御部１０
８はＦＩＦＯメモリ部１０２の出力ではデータがないの
で空読みされデータが進む（図２(1)〜(4)）。

【００３６】図２(5)ではフラッシュメモリ部のアドレ
ス４の消去が消去制御部１０６によって開始されてから
４回分の書き込み時間が経過しているので消去は終了し
書き込み制御部１０８によって書き込みが開始され、図
２(6)で書き込みが終了する。次に、ＦＩＦＯメモリ部
１０２に既に格納されているデータと同じアドレスｆに
対するライト要求が発生した場合、アドレスｆに対する
消去は既に行なわれているのでアドレス比較部１０５の
判断により消去は開始せず（図２(5)）、先行的に格納
されているアドレスｆはフラッシュメモリ部には書き込
み制御部１０８の判断により書き込まれない（図２
(6)）。

【００３７】また、ＦＩＦＯメモリ部１０２に既に格納
されているデータと同じチップの別ブロックのアドレス
ａに対するライト要求が発生した場合、既にチップ３
（アドレス８）に対する消去が行なわれているので消去
制御部１０６の判断によりアドレスａの消去はキューイ
ングされ（図２(7)）、アドレス８への書き込みが終了
するとアドレスａに対する消去が開始される（図２
(9)）。そしてライトデータａがＦＩＦＯメモリ部１０
２から出力されるときにはまだフラッシュメモリ部のア
ドレスａの領域が消去されていないので、再度ＦＩＦＯ
メモリ部１０２にＦＩＦＯメモリ制御部１０３によって
書き戻される（図３(12)）。

【００３８】なお、フラッシュメモリ部１０１について
はチップの数およびその組合せは制限されるものではな
い。また１ブロックを消去するのに必要な時間は１ブロ
ックを書き込むのに必要な時間の４倍のフラッシュメモ
リをここでは用いるが、必ずしも４倍でなくても良い。
なお、ＦＩＦＯメモリ部１０２についてはその容量は制
限されるものではない。

【００３９】このようにホストからのライトデータをＦ
ＩＦＯメモリ部１０２に格納してフラッシュメモリの消
去を書き込みに先行して行ない、その時のＦＩＦＯメモ
リ部１０２がフラッシュメモリの１ブロックのサイズＳ
にフラッシュメモリの１ブロックを消去するに必要な時
間Ｔeraseと１ブロックを書き込むのに必要な時間Ｔwri
teの比（Ｔerase／Ｔwrite）を乗じた容量（Ｓ×（Ｔer
ase／Ｔwrite））以上の容量を有すると、データがＦＩ
ＦＯメモリ部１０２の中を進んでフラッシュメモリに書
き込まれる時には該当する領域は既に消去されており書
き込み動作のみで済み、消去動作と書き込み動作がパイ
プライン化されフラッシュメモリの書き換え速度が高速
化される。

【００４０】図４は本発明に係るメモリ制御装置の第２
の実施例の構成図である。同図に示すように本実施例の
メモリ制御装置は、フラッシュメモリ部４０１と、デー
タバッファ部４０２と、バッファ制御部４０３と、ＦＩ
ＦＯアドレスメモリ部４０４と、ＦＩＦＯ制御部４０５
と、アドレス比較部４０６と、消去実行判断部４０７
と、消去制御部４０８と、書き込み制御部４０９と、読
み出し制御部４１０とを備えている。

【００４１】フラッシュメモリ部４０１は、４つのフラ
ッシュメモリチップから構成され、１つのチップは４つ
のブロックから成る。なお、これらの数およびその組合
せは制限されるものではない。また、フラッシュメモリ
はブロック単位またはチップ全体でしか消去が行なえな
いが、同時に複数ブロックの消去が可能で、１ブロック
ずつ連続して消去を行なうより同時に複数ブロックの消
去を行なう方が１ブロック当たりの消去時間は大幅に短
縮される。フラッシュメモリ部４０１の１ブロックを消
去するのに必要な時間は１ブロックを書き込むのに必要
な時間の４倍とし、複数ブロックを消去するのに必要な
時間は１ブロックを書き込むのに必要な時間の５倍とす
る。また、ホストからのアクセスの単位とフラッシュメ
モリの消去単位とが等しいと仮定する。なお本発明は上
記仮定に制限されるものではない。

【００４２】データバッファ部４０２はホストからライ
ト要求が発生してからフラッシュメモリ部４０１に書き
込まれるまでライトデータを保持する。バッファ制御部
４０３はデータバッファ部４０２のリード／ライト制御
を行なう。ＦＩＦＯアドレスメモリ部４０４はライトデ
ータがフラッシュメモリ部４０１に書き込まれるまで、
若しくはそのデータが廃棄されるまで。ライトアドレス
を保持し、ライトアドレスが入力されてから出力される
までにライトデータに該当するフラッシュメモリ部４０
１上の領域の消去が終了するのに必要な容量を有する。
その必要な容量はフラッシュメモリ部４０１の特性で
は、フラッシュメモリ部４０１の１ブロックの最低６倍
の容量を必要とするが、本実施例では、フラッシュメモ
リ部４０１の１ブロックの８倍の容量のものを使用して
いる。

【００４３】ＦＩＦＯ制御部４０５はホストからのライ
ト要求に対しＦＩＦＯアドレスメモリ部４０４にアドレ
スを書き込む。また書き戻し処理を行う。書き戻し処理
とは、ライトアドレスがＦＩＦＯアドレスメモリ部４０
４から出力されるときにまだライトアドレスに対応する
フラッシュメモリ部のアドレスの領域が消去されていな
いない場合、過去込み制御部４０９指示により再度その
ライトアドレスがＦＩＦＯ制御部４０５によってＦＩＦ
Ｏアドレスメモリ部４０４に書き込まれることである。

【００４４】アドレス比較部４０６はホストからのライ
ト要求のたびにライト要求のアドレスをＦＩＦＯアドレ
スメモリ部４０４の入力側に格納されているアドレスと
比較し、ライト要求のアドレスがＦＩＦＯアドレスメモ
リ部４０４の入力側に格納されているアドレスとが同一
ブロックのアドレスでないが同一チップ上のアドレスで
ある場合と、同一ブロックのアドレスでも同一チップ上
の別ブロックのアドレスでもない場合を判断し、消去実
行判断部４０７に判断結果を送る。また、書き込み制御
部４０９の指示により書き込み制御部４０９の読み出し
たデータのアドレスと同一ブロックのアドレスのデータ
が後続してＦＩＦＯアドレスメモリ部４０４に存在しな
いかどうか比較する。

【００４５】消去実行判断部４０７は、フラッシュメモ
リ部４０１の消去予定の領域のアドレスを保持するアド
レス保持部（図外）を備え、そのアドレス保持部（図
外）は、常時最低１つのアドレスを保持するものとす
る。アドレス比較部４０６によってライト要求のアドレ
スとＦＩＦＯアドレスメモリ部４０４の入力側に格納さ
れているアドレスとが同一ブロックのアドレスでないが
同一チップ上の別ブロックのアドレスと判断された場合
は、消去実行判断部４０７は、そのライト要求のアドレ
スをさらに追加してアドレス保持部に保持させる。アド
レス比較部４０６によって同一ブロックのアドレスでも
同一チップ上の別ブロックのアドレスでもないと判断さ
れた場合は、消去実行判断部４０７は、アドレス保持部
（図外）が保持しているアドレスに対して消去制御部４
０８に消去を行わせるとともに、そのライト要求のアド
レスをアドレス保持部（図外）に保持させる。

【００４６】消去制御部４０８は消去実行判断部４０７
によって指示されたフラッシュメモリ部４０１の領域の
ブロックを消去若しくは複数のブロックを並列消去す
る。書き込み制御部４０９は定常的にＦＩＦＯアドレス
メモリ部４０４の出力側のアドレスを読み出す処理を行
ない、読み出したデータのアドレスと同一ブロックのア
ドレスが後続してＦＩＦＯアドレスメモリ部４０４に存
在しないかどうかをアドレス比較部４０６に比較させ、
読み出したデータと同一ブロックのアドレスが後続して
ＦＩＦＯアドレスメモリ部４０４に存在しない場合は読
み出したデータをフラッシュメモリ部４０１に書き込
み、同一ブロックのアドレスが後続してＦＩＦＯアドレ
スメモリ部４０４に存在する場合は読み出したデータを
廃棄する。またＦＩＦＯアドレスメモリ部４０４の出力
側にアドレスが存在しない場合はＦＩＦＯアドレスメモ
リ部４０４からの読み出し動作のみを行ないＦＩＦＯア
ドレスメモリ部４０４のアドレスの位置を進める。ま
た、書き込み対象のフラッシュメモリ部４０１の領域が
消去済みでない場合は、ＦＩＦＯ制御部４０５に書き戻
し処理を行わせる。

【００４７】読み出し制御部４１０はホストからのリー
ド要求によりフラッシュメモリ部４０１からデータを読
み出す。次に上記メモリ制御装置の動作について図５、
図６を参照しながら説明する。いま、ホストからアドレ
スａ→ｃ→１→２→３→６→７→８→９→ａ→ｂ→０→
ｅ→ｆの順番でライトアクセスが発生したとする。だた
しＦＩＦＯアドレスメモリ部４０４は、最初何も記憶さ
れていないものとする。

【００４８】ホストからアドレスａに対してライト要求
が発生すると、ＦＩＦＯ制御部４０５はＦＩＦＯアドレ
スメモリ部４０４へライトアドレスａを書き込み、バッ
ファ制御部４０３はデータバッファ部４０２へライトデ
ータを書き込む。アドレス比較部４０６はＦＩＦＯアド
レスメモリ部４０４の出力側に格納されているライトア
ドレスと新たに発生したライトアドレスａとを比較して
同一チップのアドレスかどうかを判断する。ここで比較
するアドレスがない場合は消去実行判断部４０７はアド
レスａを保持し消去制御部４０８に対しては何も要求を
出さない（図５(1)）。次に発生したライトアドレスが
ＦＩＦＯアドレスメモリ部４０４の出力側に格納されて
いるライトアドレスと異なるチップのアドレスの場合は
消去実行判断部４０７は消去制御部４０８に対して保持
しているアドレスａへの消去要求を発行して新たなアド
レスをｃを保持し、消去制御部４０８はフラッシュメモ
リ部４０１の指定されたブロックの消去を開始する（図
５(2)）。同一チップのアドレスの場合はアドレス１，
２，３を保持し消去制御部４０８に対して保持している
アドレスｃの消去要求を発行してアドレス１，２，３に
対しては何も要求を出さない（図５(3)〜(5)）。

【００４９】ＦＩＦＯ制御部４０５はフラッシュメモリ
部４０１への書き込み時間でＦＩＦＯアドレスメモリ部
４０４を空読みし、見かけ上ＦＩＦＯアドレスメモリ部
４０４の中をライトアドレスが出力方向へ進む（図５
(1)〜(8)）。図５(6)ではフラッシュメモリ部４０１の
アドレスａの消去が開始されてから４回分の書き込み時
間が経過しているのでフラッシュメモリ部４０１の消去
は終了している。従って図５(9)でＦＩＦＯ制御部４０
５がＦＩＦＯアドレスメモリ部４０４から読み出したラ
イトアドレスａに対するライトデータをバッファ制御部
４０３がデータバッファ部４０２から読み出し、書き込
み制御部４０９がフラッシュメモリ部４０１への書き込
みを開始し、図５(10)で書き込みが終了する。

【００５０】また、図５(6)で消去実行判断部４０７は
消去制御部４０８に対してアドレス３，２，１への消去
要求を発行し、消去制御部４０８はフラッシュメモリ部
４０１の指定された複数ブロックの消去を開始する。そ
して図６(11)では複数ブロックの並列消去が開始されて
から５回分の書き込み時間が経過しているのでフラッシ
ュメモリ部４０１の消去は終了している。従って上記と
同様の手順でフラッシュメモリ部４０１への書き込みが
行なわれる。

【００５１】なお、本実施例では消去実行判断部４０７
が消去制御部４０８に対して消去要求を発行する条件と
して、同一チップへの連続ライト要求が途切れた場合と
しているが、同一チップへのライト要求が連続している
場合でもＦＩＦＯアドレスメモリ部４０４の残り容量が
フラッシュメモリ部４０１を消去するのに必要な容量以
下になると消去制御部４０８に対して消去要求を発行す
るという条件をとることも可能であり、本発明はこれら
条件に制限されるものではない。

【００５２】このようにホストからのライトアドレスを
ＦＩＦＯアドレスメモリ部４０４に格納してライトデー
タをバッファメモリに格納してフラッシュメモリの消去
を書き込みに先行して行ない、フラッシュメモリの書き
込み時間でライトアドレスがＦＩＦＯアドレスメモリ部
４０４中を進んで行き、フラッシュメモリが消去できる
までの充分な容量をＦＩＦＯアドレスメモリ部４０４が
有することにより、消去動作が隠蔽できる。また、同一
チップへのライト要求が連続すると、それらライトアド
レスに対応するフラッシュメモリの消去を一度にまとめ
て行なうことにより消去動作が高速化される。従って、
フラッシュメモリへデータが書き込まれる時には書き込
み動作のみですみ、その結果フラッシュメモリへのライ
トが高速化される。

【００５３】図７は本発明に係るメモリ制御装置の第３
の実施例の構成図である。同図に示すように本実施例の
メモリ制御装置は、フラッシュメモリ部７０１と、ライ
トバッファ部７０２と、ライトバッファ制御部７０３
と、アドレス比較部７０４と、消去制御部７０５と、消
去キュー部７０６と、消去監視部７０７と、書き込み制
御部７０８と、読み出し制御部７０９とを備えている。

【００５４】フラッシュメモリ部７０１は４つのフラッ
シュメモリチップにより構成され、１つのチップは４つ
のブロックから成る。消去はブロック単位で行われ、１
ブロックを消去するのに必要な時間は１ブロックを書き
込むのに必要な時間の４倍のフラッシュメモリをここで
は用いる。なお、チップの数およびその組合せは制限さ
れるものではない。

【００５５】なお、１ブロックを消去するのに必要な時
間は１ブロックを書き込むのに必要な時間の４倍のフラ
ッシュメモリをここでは用いるが、必ずしも４倍でなく
ても良い。ライトバッファ部７０２は、消去ビット部７
１０、アドレスタグ部７１１、データ部７１２から構成
されるエントリ４つから構成される。

【００５６】消去ビット部７１０は、格納されたライト
要求のライトアドレスに対するフラッシュメモリ部７０
１の領域がどこまで消去されているかのカウンターであ
り、本実施例の場合は数値として未消去の時は４であり
消去時間に応じて１ずつ減算され消去済みの時０であ
る。アドレスタグ部７１１は、ライト要求にによるライ
トアドレスを格納する領域である。

【００５７】データ部７１２は、ライト要求によるデー
タの記憶領域である。なお、当実施例では、エントリの
数は４つとしているが必ずしも４つでなくても良い。ラ
イトバッファ制御部７０３はホストからのライト要求に
対しライトバッファ部７０２にデータとそのアドレスを
書き込む。また既にライトバッファ部７０２上に同じア
ドレスのデータが存在する場合はオーバーライトする。
またホストからのリード要求に対してライトバッファ部
７０２上にデータが存在すればライトバッファ部７０２
からデータを読み出す。

【００５８】アドレス比較部７０４はホストからのライ
ト要求のたびにそのアドレスをライトバッファ部７０２
のアドレスタグ部７１１に保持されているアドレスと比
較し、同一ブロックのアドレスは存在しないが、ライト
要求のアドレスとフラッシュメモリ部７０１の同一チッ
プ上の別ブロックのアドレスが存在する場合は、その消
去要求を消去キュー部７０６にキューイングさせる。同
一ブロックのアドレスも同一チップ上の別ブロックのア
ドレス存在しなければ消去制御部７０５にライトデータ
に該当するフラッシュメモリ部７０１上の領域の消去の
指示を出す。

【００５９】消去制御部７０５は、アドレス比較部７０
４によって消去の指示が出された場合、その指示による
ライトデータのアドレスが現在消去中のフラッシュメモ
リ部７０１の同一チップ上である場合は、その消去要求
を消去キュー部７０６にキューイングして現在消去中の
対象のチップの消去が終了したのちその消去要求の消去
を開始する。同一ブロックのアドレスでも同一チップ上
の別ブロックのアドレスでもない場合は、そのライトデ
ータのアドレスに該当するフラッシュメモリ部７０１の
領域を消去する。

【００６０】消去キュー部７０６は、消去要求を保持す
る。消去監視部７０７はライトバッファ部７０２上の消
去が開始されたエントリの消去ビット部７１０の数値を
消去時間に応じて単位時間（１ブロックを書き込みに要
する時間）ごとに１ずつ減ずる。書き込み制御部７０８
はライトバッファ部７０２の消去ビット部７１０がゼロ
になったエントリをフラッシュメモリ部７０１に書き込
む。

【００６１】読み出し制御部７０９はホストからのリー
ド要求に対しライトバッファ部７０２上にデータが存在
しなければフラッシュメモリ部７０１からデータを読み
出す。次に上記メモリ制御装置の動作について図８、図
９を参照しながら説明する。いま、ホストからアドレス
４→ｆ→０→８→ｆ→５→ａ→３→ｃ→３→７の順番で
ライトアクセスが発生したとする。その時のライトバッ
ファ部は空とする。

【００６２】ホストからライトバッファ部へ書き込みが
開始されると同時にフラッシュメモリ上の該当するブロ
ックの消去が開始される（図８(1)〜(4)）。図８(6)で
はフラッシュメモリ部のアドレス４の消去が開始されて
から４回分の書き込み時間が経過しているので消去は終
了し書き込みが開始され、図８(7)で書き込みが終了す
る。

【００６３】次に、ライトバッファ部に既に格納されて
いるデータと同じアドレスｆに対するライト要求が発生
した場合、アドレスｆに対する消去は既に行なわれてい
るので消去は開始せず、先行的に格納されているライト
バッファ部にデータをオーバーライトする（図８
(5)）。また、ライトバッファ部に既に格納されている
データと同じチップの別ブロックのアドレスａに対する
ライト要求が発生した場合、既にチップ３（アドレス
８）に対する消去が行なわれているのでアドレスａの消
去はキューイングされ（図８(7)）、アドレス８への書
き込みが終了するとアドレスａに対する消去が開始され
る（図９(9)）。

【００６４】このようにホストからのライトデータをラ
イトバッファ部に格納してフラッシュメモリの消去を書
き込みに先行して行ない、フラッシュメモリデータが書
き込まれるたびに消去の進行度合を表わす消去ビットの
値を１ずつ減じ、ゼロになったエントリをフラッシュメ
モリに書き込むことによって、該当する領域は既に消去
されており書き込み動作のみで済み、消去動作と書き込
み動作がパイプライン化されフラッシュメモリの書き換
え速度が高速化される。

【００６５】なお、第１の実施例において、アドレスバ
ッファ部１０４は、ＦＩＦＯメモリ部１０２と同様のＦ
ＩＦＯメモリであっても良い。

【００６６】

【発明の効果】以上説明したように本発明によれば、ラ
イト要求が発生するとＦＩＦＯメモリまたはライトバッ
ファにデータを書き込むとともにフラッシュメモリ上の
該当するブロックを消去することにより書き換え時の消
去動作と書き込み動作をパイプライン化し、フラッシュ
メモリの書き込み時間でデータの書き換えが行なえ、書
き込み動作の数十倍もの時間を要する消去動作を隠蔽で
きる。

【００６７】また、ＦＩＦＯメモリ上のデータと同じア
ドレスに対するライト要求が発生した場合、先行するデ
ータの書き込み動作を行わず、先行するデータに対する
消去を利用して後続するデータの書き込み動作を行うこ
とにより、同一ブロックのアドレスに対するライトの高
速化が可能となる。そして、フラッシュメモリの１ブロ
ックのサイズＳにフラッシュメモリの１ブロックを消去
するに必要な時間Ｔeraseと１ブロックを書き込むのに
必要な時間Ｔwriteの比（Ｔerase／Ｔwrite）を乗じた
容量（Ｓ×（Ｔerase／Ｔwrite））以上の容量を有する
と、データがＦＩＦＯメモリの中を進んでフラッシュメ
モリに書き込まれる時には該当する領域の消去が終了し
ていることを保証する。ＦＩＦＯメモリ上のデータと同
一チップの異なるアドレスに対するライト要求が発生し
た場合、後続するデータに対するフラッシュメモリの消
去が行なえないので消去要求をキューイングし、後続す
るデータがＦＩＦＯから出力される時にはフラッシュメ
モリの消去が終了していないので、再びデータをＦＩＦ
Ｏメモリに書き込みデータが再度出力される時にはフラ
ッシュメモリの消去が終了していることを保証する。

【００６８】また、ライト要求が発生するたびに該当す
るフラッシュメモリを消去していたのでは、同一チップ
に対するライト要求が連続した場合、先行するライト要
求に対する消去のためにチップがビジーとなり、後続す
るライト要求に対する消去が行なえず、オーバーヘッド
となる。しかし本方式ではライト要求が連続した場合、
ライト要求が発生するとすぐにフラッシュメモリを消去
するのではなく、複数ブロックの消去をまとめて同時に
行なうことにより、同一チップに対するライト要求が発
生した場合の消去のオーバーヘッドを解消できる。

【００６９】また、ライト要求時にデータをタグアドレ
ス付きのライトバッファに格納することによりライトバ
ッファ中の先行するライトデータに対するリード要求が
発生した場合は、データがフラッシュメモリに書き込ま
れるのを待たずに、直接ライトバッファから読み出せる
のでリードの高速化も図れる。

【図面の簡単な説明】

【図１】本発明の１の実施例におけるメモリ制御装置の
構成図である。

【図２】本発明のＦＩＦＯメモリ部の動作を示す図であ
る。

【図３】本発明のＦＩＦＯメモリ部の動作を示す図２の
続きの図である。

【図４】本発明の２の実施例におけるメモリ制御装置の
構成図である。

【図５】本発明のＦＩＦＯアドレスメモリ部の動作を示
す図である。

【図６】本発明のＦＩＦＯアドレスメモリ部の動作を示
す図５の続きの図である。

【図７】本発明の３の実施例におけるメモリ制御装置の
構成図である。

【図８】本発明のライトバッファ部の動作を示す図であ
る。

【図９】本発明のライトバッファ部の動作を示す図８の
続きの図である。

【符号の説明】

１０１フラッシュメモリ部１０２ＦＩＦＯメモリ部１０３ＦＩＦＯメモリ制御部１０４アドレスバッファ部１０５アドレス比較部１０６消去制御部１０７消去キュー部１０８書き込み制御部１０９読み出し制御部４０１フラッシュメモリ部４０２データバッファ部４０３バッファ制御部４０４ＦＩＦＯアドレスメモリ部４０５ＦＩＦＯ制御部４０６アドレス比較部４０７消去実行判断部４０８消去制御部４０９書き込み制御部４１０読み出し制御部７０１フラッシュメモリ部７０２ライトバッファ部７０３ライトバッファ制御部７０４アドレス比較部７０５消去制御部７０６消去キュー部７０７消去監視部７０８書き込み制御部７０９読み出し制御部７１０消去ビット部７１１アドレスタグ部７１２データ部

Claims

【特許請求の範囲】

【請求項１】書込みの際に消去を必要としブロック単
位で消去可能なフラッシュメモリチップを制御するメモ
リ制御装置であって、ホストからライト要求によるブロック毎のデータとアド
レスが順に書き込まれ、複数ブロック分のデータとアド
レスを記憶し、書き込まれた順に出力するＦＩＦＯ記憶
手段と、ホストからのライト要求がある毎に、そのライト要求が
指すブロックを消去する消去手段と、ＦＩＦＯ記憶手段から１ブロック分のデータを読み出し
て対象となる消去済みのブロックに書き込む書き込み制
御手段と、を備えたことを特徴とするメモリ制御装置。
【請求項２】書込みの際に消去を必要としブロック単
位で消去可能なフラッシュメモリチップを制御するメモ
リ制御装置であって、ホストからライト要求によるブロック毎のデータとアド
レスが順に書き込まれ、複数ブロック分のデータとアド
レスを記憶し、書き込まれた順に出力するＦＩＦＯ記憶
手段と、ホストからのライト要求がある毎に、その対象となるブ
ロックのアドレスと、ＦＩＦＯ記憶手段に記憶されたブ
ロックのアドレスとを比較し、同一ブロックのアドレス
が存在しない場合は、そのライト要求が指すブロックを
消去する比較消去手段と、ＦＩＦＯ記憶手段が出力すべきデータに対応するブロッ
クのアドレスと、同一ブロックのアドレスがＦＩＦＯ記
憶手段に存在するかどうかを判定する同一ブロック判定
手段と、同一ブロック判断手段が存在すると判断したとき、ＦＩ
ＦＯ記憶手段から１ブロック分のデータを読み出し廃棄
し、存在しないと判断したとき、ＦＩＦＯ記憶手段から
１ブロック分のデータを読み出して対象となる消去済み
のブロックに書き込む書き込み制御手段と、を備えたことを特徴とするメモリ制御装置。
【請求項３】前記比較消去手段は、ホストからのライ
ト要求がある毎に、その対象となるブロックのアドレス
と、ＦＩＦＯ記憶手段に記憶されたブロックのアドレス
とを比較し、同一チップ上の別ブロックのアドレスがＦ
ＩＦＯ記憶手段に存在する場合は、そのライト要求の対
象となるブロックの消去の指示する第１の消去要求を出
力し、同一ブロックのアドレスも同一チップ上の別ブロ
ックのアドレスもＦＩＦＯ記憶手段に存在しない場合
は、そのライト要求によるブロックの消去を指示する第
２の消去要求を出力するアドレス比較手段と、アドレス比較手段によって第１の消去の指示が出された
場合は、その消去要求が指すブロックと同一チップ上の
別ブロックが消去中でなくなるのを待って、当該消去要
求が指すフラッシュメモリのブロックを消去し、第２の
消去要求が出された場合には、その消去要求が指すフラ
ッシュメモリのブロックを消去する消去手段と、からなることを特徴とする請求項２記載のメモリ制御装
置。
【請求項４】前記書き込み制御手段は、同一ブロック
判定手段が、存在しないと判定したとき、対象となるブ
ロックが未消去である場合には、ＦＩＦＯ記憶手段から
１ブロック分のデータとアドレスを読み出し、再度ＦＩ
ＦＯ記憶手段に書き込む事を特徴とする請求項２又は３
記載のメモリ制御装置。
【請求項５】書込みの際に消去を必要としブロック単
位で消去可能なフラッシュメモリチップを制御するメモ
リ制御装置であって、ホストからライト要求によるブロック毎のデータが順に
書き込まれ、複数ブロック分のデータを記憶し、書き込
まれた順に出力するＦＩＦＯデータ記憶手段と、ＦＩＦＯデータ記憶手段に記憶されたブロック毎のデー
タに対応するブロックのアドレスを記憶するアドレス記
憶手段と、ホストからのライト要求がある毎に、そのライト要求が
指すブロックを消去する消去手段と、ＦＩＦＯデータ記憶手段から１ブロック分のデータを読
み出して対象となる消去済みのブロックに書き込む書き
込み制御手段と、を備えたことを特徴とするメモリ制御装置。
【請求項６】書込みの際に消去を必要としブロック単
位で消去可能なフラッシュメモリチップを制御するメモ
リ制御装置であって、ホストからライト要求によるブロック毎のデータが順に
書き込まれ、複数ブロック分のデータを記憶し、書き込
まれた順に出力するＦＩＦＯデータ記憶手段と、ＦＩＦＯデータ記憶手段に記憶されたブロック毎のデー
タに対応するブロックのアドレスを記憶するアドレス記
憶手段と、ホストからのライト要求がある毎に、その対象となるブ
ロックのアドレスと、アドレス記憶手段に記憶されたブ
ロックのアドレスとを比較し、同一ブロックのアドレス
が存在しない場合は、そのライト要求が指すブロックを
消去する比較消去手段と、ＦＩＦＯデータ記憶手段が出力すべきデータに対応する
ブロックのアドレスと、同一ブロックのアドレスがアド
レス記憶手段に存在するかどうかを判定する同一ブロッ
ク判定手段と、同一ブロック判断手段が存在すると判断したとき、ＦＩ
ＦＯデータ記憶手段から１ブロック分のデータを読み出
し廃棄し、存在しないと判断したとき、ＦＩＦＯデータ
記憶手段から１ブロック分のデータを読み出して対象と
なる消去済みのブロックに書き込む書き込み制御手段
と、を備えたことを特徴とするメモリ制御装置。
【請求項７】前記比較消去手段は、ホストからのライト要求がある毎に、その対象となるブ
ロックのアドレスと、アドレス記憶手段に記憶されたブ
ロックのアドレスとを比較し、同一チップ上の別ブロッ
クのアドレスがアドレス記憶手段に存在する場合は、そ
のライト要求の対象となるブロックの消去の指示する第
１の消去要求を出力し、同一ブロックのアドレスも同一
チップ上の別ブロックのアドレスもアドレス記憶手段に
存在しない場合は、そのライト要求によるブロックの消
去を指示する第２の消去要求を出力するアドレス比較手
段と、アドレス比較手段によって第１の消去の指示が出された
場合は、その消去要求が指すブロックと同一チップ上の
別ブロックが消去中でなくなるのを待って、当該消去要
求が指すフラッシュメモリのブロックを消去し、第２の
消去要求が出された場合には、その消去要求が指すフラ
ッシュメモリのブロックを消去する消去手段と、からなることを特徴とする請求項６記載のメモリ制御装
置。
【請求項８】前記書き込み制御手段は、同一ブロック
判定手段が、存在しないと判定したとき、対象となるブ
ロックが未消去である場合には、ＦＩＦＯデータ記憶手
段から１ブロック分のデータを読み出し、再度ＦＩＦＯ
データ記憶手段に書き込む事を特徴とする請求項６又は
７記載のメモリ制御装置。
【請求項９】前記ＦＩＦＯデータ記憶手段は、フラッ
シュメモリの１ブロックあたりの消去時間が１ブロック
当たりの書き込み時間のＮ倍であるとき、少なくともＮ
ブロック分のデータを記憶する容量を有すること、を特徴とする請求項６、７又は８記載のメモリ制御装
置。
【請求項１０】書き込みの際に消去を必要としブロッ
ク単位で同時に複数ブロックを消去可能なフラッシュメ
モリチップを制御するメモリ制御装置であって、ホストからのライト要求によるブロック毎のデータのア
ドレスが順に書き込まれ、複数ブロック分のアドレスを
記憶し、書き込まれた順に出力するＦＩＦＯアドレス記
憶手段と、ＦＩＦＯアドレス記憶手段に記憶されたブロック毎のア
ドレスに対応するブロックのデータを記憶するデータ記
憶手段と、ホストからのライト要求がある毎に、そのライト要求が
指すブロックのアドレスの領域を消去する消去手段と、データ記憶手段から１ブロック分のデータを読み出して
対象となる消去済みのブロックに書き込む書き込み制御
手段と、を備えたことを特徴とするメモリ制御装置。
【請求項１１】書き込みの際に消去を必要としブロッ
ク単位で同時に複数ブロックを消去可能なフラッシュメ
モリチップを制御するメモリ制御装置であって、ホストからのライト要求によるブロック毎のデータのア
ドレスが順に書き込まれ、複数ブロック分のアドレスを
記憶し、書き込まれた順に出力するＦＩＦＯアドレス記
憶手段と、ＦＩＦＯアドレス記憶手段に記憶されたブロック毎のア
ドレスに対応するブロックのデータを記憶するデータ記
憶手段と、ホストからのライト要求がある毎に、その対象となるブ
ロックのアドレスと、ＦＩＦＯアドレス記憶手段に記憶
された全てのブロックのアドレスとを比較し、同一チッ
プ上の別ブロックのアドレスがＦＩＦＯアドレス記憶手
段に存在する場合と、同一ブロックのアドレスも同一チ
ップ上の別ブロックのアドレスもＦＩＦＯアドレス記憶
手段に存在しない場合を判断するアドレス比較手段と、アドレス比較手段によって同一チップ上の別ブロックの
アドレスがＦＩＦＯアドレス記憶手段に存在する場合と
判断された場合には、ライト要求によるブロックのアド
レスを順に保持し、同一ブロックのアドレスも同一チッ
プ上の別ブロックのアドレスもアドレス記憶手段に存在
しないと判断された場合は、保持しているアドレスに対
応するブロックの消去要求を出すとともに、保持内容を
消去して当該ライト要求によるブロックのアドレスを新
たに保持する消去判断手段と、消去判断手段によって消去要求が出された場合は、その
消去要求のブロックのアドレスの領域を消去する消去手
段と、データ記憶手段から１ブロック分のデータを読み出して
対象となる消去済みのブロックに書き込む書き込み制御
手段と、を備えたことを特徴とするメモリ制御装置。
【請求項１２】書き込みの際に消去を必要としブロッ
ク単位で同時に複数ブロックを消去可能なフラッシュメ
モリチップを制御するメモリ制御装置であって、ホストからのライト要求によるブロック毎のデータのア
ドレスが順に書き込まれ、複数ブロック分のアドレスを
記憶し、書き込まれた順に出力するＦＩＦＯアドレス記
憶手段と、ＦＩＦＯアドレス記憶手段に記憶されたブロック毎のア
ドレスに対応するブロックのデータを記憶するデータ記
憶手段と、ホストからのライト要求がある毎に、その対象となるブ
ロックのアドレスと、ＦＩＦＯアドレス記憶手段に記憶
された全てのブロックのアドレスとを比較し、同一チッ
プ上の別ブロックのアドレスがＦＩＦＯアドレス記憶手
段に存在する場合と、同一ブロックのアドレスも同一チ
ップ上の別ブロックのアドレスもＦＩＦＯアドレス記憶
手段に存在しない場合を判断するアドレス比較手段と、アドレス比較手段によって同一チップ上の別ブロックの
アドレスがＦＩＦＯアドレス記憶手段に存在する場合と
判断された場合には、ライト要求によるブロックのアド
レスを順に保持し、同一ブロックのアドレスも同一チッ
プ上の別ブロックのアドレスもアドレス記憶手段に存在
しないと判断された場合は、保持しているアドレスに対
応するブロックの消去要求を出すとともに、保持内容を
消去して当該ライト要求によるブロックのアドレスを新
たに保持する消去判断手段と、消去判断手段によって消去要求が出された場合は、その
消去要求のブロックのアドレスの領域を消去する消去手
段と、ＦＩＦＯアドレス記憶手段が出力すべきブロックのアド
レスと、同一ブロックのアドレスがＦＩＦＯアドレス記
憶手段に存在するかどうかを判定する同一ブロック判定
手段と、同一ブロック判断手段が存在すると判断したとき、ＦＩ
ＦＯアドレス記憶手段が出力すべきブロックのアドレス
を読み出し廃棄し、存在しないと判断したとき、ＦＩＦ
Ｏアドレス記憶手段が出力すべきブロックのアドレスを
読み出してそのアドレスに対応するデータ記憶手段のデ
ータを対象となる消去済みのブロックに書き込む書き込
み制御手段と、を備えたことを特徴とするメモリ制御装置。
【請求項１３】前記書き込み制御手段は、同一ブロッ
ク判定手段が、存在しないと判定したときで、対象とな
るブロックが未消去である場合には、ＦＩＦＯアドレス
記憶手段からブロックのアドレスを読み出し、再度ＦＩ
ＦＯアドレス記憶手段に書き込むことを特徴とする請求
項１２記載のメモリ制御装置。
【請求項１４】書込みの際に消去を必要としブロック
単位で消去可能なフラッシュメモリチップを制御するメ
モリ制御装置であって、ホストからのライト要求によるブロック毎のデータとア
ドレスが書き込まれる領域を有し、そのブロック毎のデ
ータに対応するフラッシュメモリのブロックの消去状態
も記憶するバッファ手段と、ホストからのライト要求に対しバッファ手段上に同じブ
ロックに対するアドレスが存在していない場合は、バッ
ファ手段にブロックのデータとアドレスを書き込み、既
にバッファ手段上に同じブロックのアドレスが存在する
場合はオーバーライトし、またホストからのリード要求
に対しライトバッファ手段上にブロックのデータが存在
すればライトバッファ手段からブロックのデータを読み
出すバッファ制御手段と、ホストからのライト要求がある毎に、その対象となるブ
ロックのアドレスと、バッファ手段に記憶されたブロッ
クのアドレスとを比較し、同一チップ上の別ブロックの
アドレスがバッファ手段に存在する場合は、そのライト
要求の対象となるブロックの消去の指示する第１の消去
要求を出力し、同一ブロックのアドレスも同一チップ上
の別ブロックのアドレスもバッファ手段に存在しない場
合は、そのライト要求によるブロックの消去を指示する
第２の消去要求を出力するアドレス比較手段と、アドレス比較手段によって第１の消去の指示が出された
場合は、その消去要求が指すブロックと同一チップ上の
別ブロックが消去中でなくなるのを待って、当該消去要
求が指すフラッシュメモリのブロックを消去し、第２の
消去要求が出された場合には、その消去要求が指すフラ
ッシュメモリのブロックを消去する消去手段と、バッファ手段に記憶されているブロックのアドレスに対
応するフラッシュメモリのブロックの消去状態に応じて
バッファ手段に記憶されているブロックの消去状態を書
き込む消去状態監視手段と、バッファ手段の記憶するブロックの消去状態が消去済み
になったときバッファ記憶手段の記憶しているブロック
のデータをフラッシュメモリに書き込む書き込み制御手
段と、を備えたことを特徴とするメモリ制御装置。